日立・インテル・産総研、最先端1.8nmプロセス「Intel 18A」を用いたシリコンスピン量子チップ開発へ

日立製作所、インテル株式会社、産業技術総合研究所（産総研）は、NEDOの助成事業において、インテルの最先端半導体プロセス「Intel 18A」を活用したシリコンスピン量子プロセッサの開発を主導する。本プロジェクトは単一の実験機器の構築にとどまらず、プロセス設計キット（PDK）や極低温3Dパッケージングなど、産業規模での量産に必要な技術スタックの確立を目指す。2027年度からの外部向けクラウド提供や2028年度の100量子ビット試作機開発を経て、2030年度には1,000量子ビット規模の基盤構築を掲げている。

■インテルの最先端18Aプロセスを活用した量産化戦略

日本はシリコンスピン量子ビットの製造技術に対して具体的な投資を実行した。日立製作所は2026年7月22日、国立研究開発法人新エネルギー・産業技術総合開発機構（NEDO）の助成事業に採択されたと発表した。このプロジェクトは、世界最大規模で高ボリューム生産されている最先端の半導体製造ノードの一つであるインテルの「Intel 18A」プロセスを用いて、量子プロセッサを試作・製造する政府支援のイニシアチブである。プロジェクトには日立に加え、インテルの日本法人であるインテル株式会社、および産業技術総合研究所（産総研）が参加し、2026年6月5日に両社が発表した戦略的提携をさらに拡大させるものとなる。

本プロジェクトの根幹にある考え方は構造的である。すなわち、拡張可能な量子コンピューティングへの最も早い道のりは、独自に作られた実験用ハードウェアではなく、既存の半導体ファブ（製造工場）を活用することにあるという主張だ。本コンソーシアムは、単一のデモンストレーション機を製造するのではなく、産業規模でシリコン量子プロセッサを生産するために必要なエンジニアリングスタック（チップ設計、製造ツールキット、極低温パッケージング、クラウド基盤など）を構築する。量子コンピューティング業界全体にとって最も価値を持つ成果物は、量子ビット数の記録更新ではなく、プロジェクトが開発して外部提供を目指す「シリコン量子プロセス設計キット（PDK）」である。プロダクション級の量子PDKが存在すれば、世界中のチップ設計チームが、日立とインテルが蓄積する製造ノウハウをゼロから再構築することなく、既存の産業用ファブ上でシリコンスピン量子ハードウェアを設計できるようになる。

シリコンスピン量子ビットは、シリコン内に形成された約50ナノメートルサイズの微小領域「量子ドット」に捕獲された単一電子のスピン状態に量子情報を符号化する。電子は上向きスピン、下向きスピン、あるいはその量子重ね合わせ状態をとる。論理演算は電子の共鳴周波数に合わせたマイクロ波パルスを照射して行い、2量子ビットゲートは隣接する量子ドット間の電子交換相互作用を利用する。

■なぜシリコンスピン方式とIntel 18Aなのか

量子コンピュータは、0と1だけでなくその両方の重ね合わせ状態を表現できる量子力学的特性を利用して情報を符号化する。しかし実用上の問題として、量子ビットは極めて脆弱である。熱、振動、漏れ電磁界、制御信号の不完全さによって絶えずエラーが発生する。Shorのアルゴリズムをフルスケールで実行するための現在の試算では、自らエラーを確実に修正できる耐障害性量子コンピューティング（FTQC）の達成には、約100万個の物理量子ビットが必要と見込まれている。

その規模に達するために複数のハードウェア方式が競合している。シリコンスピン量子ビットが戦略的に際立っている点は、現時点の量子ビット数（IBMやGoogleの超伝導方式に後塵を拝している）ではなく、製造プロセスの互換性にある。ニオブベースの成膜装置や商用ファブにはない特殊な極低温パッケージングを必要とする超伝導量子ビットとは異なり、シリコン量子ドットは一般的なCMOS生産ラインで動いている極端紫外線（EUV）リソグラフィ、イオン注入、ゲートスタック成膜と同じプロセスを用いて製造できる。要求される微細寸法は、Intel 18Aを含む最先端プロセスノードの能力の範囲内である。

Intel 18Aは、2025年後半に量産が開始された1.8nm級の半導体ノードである。このノードは2つのアーキテクチャ革新を同時に導入した。1つ目の「RibbonFET」はインテルによるゲートオールアラウンド（GAA）トランジスタ構造の実装であり、ゲート電極がシリコンナノシートチャネルの4側面すべてを囲むことで、従来のFinFET設計よりも厳しい静電制御を実現する。2つ目の「PowerVia」は電力供給ネットワークをウエハの裏面に移動させ、表面の配線層を信号接続専用に開放する技術である。これら2つの革新により、Intel 3と比較して同等電力で最大18%の性能向上、または同等性能で38%の消費電力削減を実現している。

これらの特性はいずれも量子チップにとって重要である。RibbonFETによるゲート制御の向上はトランジスタ間のばらつきを減らし、量子ドットの均一性や量子ビットの歩留まり向上に直結する。PowerViaによる裏面給電は、個々の量子ビットにアクセスするための高密度ゲートアレイと競合していた表面の配線領域を解放する。製造ルールやシミュレーションモデルをまとめたIntel 18AのPDKがあるからこそ、日立のエンジニアはテープアウト（試作設計完了）ごとに製造パラメータを再調整することなく、インテルのファブで再現性高く製造可能な量子チップを設計できるのである。

■NEDOプロジェクトが掲げる4つの技術的柱

2029年3月まで実施されるNEDOの事業は、相互に連動する4つの作業ストリームで構成されている。

1. 産業規模の100量子ビット級チップ設計：日立とインテル株式会社は、半導体生産ラインに求められる製造一貫性を維持しながら、少なくとも100量子ビットをターゲットとする量子ビットチップアーキテクチャを共同開発する。これは、単一の実験室デバイスでの実証にとどまらず、ウエハ全体で歩留まりと性能を制御可能にすることを意味する。また、絶対零度に近い動作温度（約10〜20ミリケルビン、約-273℃）で各量子ビットを確実に制御するための周辺制御回路や極低温パッケージングの設計も行う。

2. シリコン量子プロセス設計キット（PDK）の開発：このPDKの構築は、本プロジェクトで産業上最も重要な成果物となる。古典的な半導体設計においてPDKは、ハードウェアエンジニアがファブ内部の複雑な化学プロセスを深く理解せずとも、製造ルールに沿ってチップを設計できるようにするものだ。量子コンピューティング分野では、最先端ノード上のシリコンスピン量子プラットフォームに対応した標準化ツールはまだ存在しない。日立とインテルによるPDKが確立されれば、大学、スタートアップ、企業研究所のエンジニアは、一般的なチップ設計フローと同じ手法でインテルのファブ向けシリコン量子チップを設計できるようになり、世界的なハードウェア開発のハードルが大幅に下がることになる。

3. 1,000量子ビットシステムに向けた3D統合：配線ボトルネックは、シリコンスピン量子ビットを大規模化する上での最大の技術課題である。ミリケルビン温度下では、各量子ビットに対して専用のゲート、制御、読み出しの配線が必要となる。量子ビット数が増加すると、室温のエレクトロニクスから希釈冷凍機内へ配線を通す際、冷凍機の極低温ステージにおける限られた冷却能力（約30マイクロワット）を使い果たしてしまう。日立は、量子ビットチップと制御回路を垂直に積層する高密度3Dパッケージング技術を開発し、極低温下で短く高密度のインターコネクトを実現して長距離配線の問題を回避する。これは特に1,000量子ビット世代を標的とした技術である。

4. 産総研G-QuATを通じたクラウドアクセス：日立と産総研は、産総研の「量子・AI融合技術ビジネス開発グローバル研究センター（G-QuAT）」を通じて、外部の研究者が実験用シリコン量子ハードウェアにリモートアクセスできるクラウドプラットフォームを構築する。整備費約620億円（約3億8,000万ドル、1ドル=164円換算）を投じて構築されたG-QuAT施設には、すでに量子コンピューティングシステムや量子・古典ハイブリッド計算インフラが設置されている。

■シリコンスピン方式の現状課題と制限事項

NEDOプロジェクトが目標とする100量子ビットおよび1,000量子ビットという節目は、研究規模の達成を意味するものであり、完全な耐障害性コンピューティングを意味するものではない。100量子ビット規模で量子エラー訂正を実行することは、量子エラー訂正符号を実装したプロトタイプを動かすことを意味し、信頼性の高い論理計算を行えるわけではない。最も広く研究されている表面符号エラー訂正では、1つの論理量子ビットに対して数百から千個以上の物理量子ビットが必要とされる。1,000個の物理量子ビットに達したマシンであっても、サポートできる論理量子ビットは数十個程度にとどまり、研究用アルゴリズムの実行には十分だが、RSA-2048暗号の解読や大規模な分子シミュレーションに必要な約100万個の物理量子ビットには遠く及ばない。

また、シリコンスピン量子ビットは現時点での量子ビット数において他方式の後塵を拝している。富士通と理化学研究所（理研）によるNEDO支援の超伝導量子プロジェクトは、2025年4月に256量子ビットシステムを公開し、2026年度には1,000量子ビットを目指している。IBMの超伝導ロードマップやQuantinuum（クアンティニュアム）のトラップイオン方式も、同様かそれ以上に意欲的なタイムスケールで進められている。

さらに、配線のボトルネックも大規模化においては未解決のままである。CEA-LetiおよびCNRSからスピンオフしたQuobly（クオブリー）のCEOであるモード・ヴィネ（Maud Vinet）氏は2025年、現在のプロトタイプが依拠する配線は「拡張性がない」と指摘し、「配線の削減とレイテンシの最小化には極低温CMOSの統合が不可欠である」と述べている。日立が推進する3Dパッケージング研究はまさにこの制約に対処するものだが、プロジェクトが目標とする量子ビット数での実証はまだなされていない。

一方で、シリコンスピン量子ビットのゲートフィデリティ（制御精度）は急速に向上している。日立は2025年10月、天然シリコン上で99.1%の単一量子ビット・ゲートフィデリティを達成したと発表しており、量子エラー訂正符号がエラーを拡大させずに抑制し始められるしきい値に近づいている。しかし、生産ウエハ上の数百から数千の量子ビットにわたってその精度を維持することは別の問題である。シリコン基板の原子レベルのばらつきが場所ごとに量子ビット特性を変化させるため、歩留まりの維持という未解決の課題が残されている。

■日本の国家戦略とオープンな量子PDKの意義

今回のNEDOプロジェクトは、日本が2022年以降構築してきた包括的な国家量子戦略の一環に位置づけられる。内閣府の「量子未来社会ビジョン」および「量子未来産業戦略」では、量子コンピューティング、量子通信、量子センシングを国家重点分野に指定しており、文部科学省、NEDO、JST等を通じた政府資金は全戦略期間で1,500億円（約9億1,500万ドル、1ドル=164円換算）を超えている。日本のムーンショット型研究開発事業（目標6）では、2050年までに誤り耐性型汎用量子コンピュータの実現を掲げている。

日立の量子分野における歴史は深い。同社は2000年代初頭からシリコン量子ドット量子ビットの開発に取り組んでおり、シリコンスピン量子ビット分野で15の特許ファミリーを保有する。ムーンショット事業への参加実績のほか、理研やベルギーの半導体研究機関imec（IEDM 2025で全ウエハEUVパターン形成シリコンスピン量子ビットを実証）とも共同研究を行ってきた。また、日立はトヨタ、NEC、富士通、NTTなど100社以上の企業が参加する業界団体「量子技術による新産業創出協議会（Q-STAR）」のメンバーでもある。

本プロジェクトのタイミングは、世界的な量子製造活動の加速と重なっている。GlobalFoundriesは2026年5月に専任の量子ファウンドリ部門を立ち上げ、フランスのシリコンスピン領域のスタートアップであるQuoblyは、同社のシリコンスピンプロセッサが2026年後半にOVHcloudの欧州ソブリンクラウドに参加すると発表した。日立とNEDOの発表と同日、IBMはシリコンスピン量子ビット研究のリーダーであるHRL Laboratoriesの買収計画を発表しており、シリコンスピン製造をめぐる競合環境の集約が急速に進んでいることを示唆している。

NEDOプロジェクトのロードマップには、高レベルな発表文では大きく強調されていないものの、最終的に最も重要な貢献となる可能性を秘めた成果物が含まれている。それが、外部研究者が利用可能な形で開発されるIntel 18A上のシリコン量子プロセス設計キット（PDK）である。

古典的な半導体設計において、SkyWaterの130nmオープンPDKやGlobalFoundriesの180nmオープンPDKのようなオープンな設計キットは、高価なファブとの個別契約を必要としていた半導体設計を、標準的な電子設計自動化（EDA）ソフトウェアを持つあらゆるチームに解放した。半導体の民主化の波は、常に共有された設計インターフェースの確立によってもたらされてきた。Intel 18A上のシリコン量子PDKは、最先端ノードの量子チップにおける初の標準インターフェースとなり、あらゆるチームが製造プロセスの詳細を自前で開発することなく、産業用ファブでの製造に向けたシリコンスピン量子ハードウェアを設計できるようになる。

これこそが、産総研G-QuATの堀部雅弘副センター長が「エコシステムの形成と拡大を加速する」と発言した背景にあるメカニズムである。半導体におけるエコシステムの形成は、既存企業の要員増加によってではなく、外部のエンジニアが元の開発者の許可を得ることなく設計・製造できるようになることで起こるのである。

本プロジェクトは、NEDOプログラムの終了（2029年3月）以降を見据えた3つのマイルストーンを設定している。2027年度にはG-QuATを通じて外部研究者にシリコン量子ハードウェアへのアクセスを提供する初期クラウドサービスを開始し、翌年以降順次拡張する。2028年度には量子エラー訂正コードを実装した100量子ビット級シリコン量子コンピュータのプロトタイプを目指す。そして2030年度には、1,000量子ビット規模の3D統合シリコン量子処理プラットフォームをターゲットとしている。

日立製作所の執行役常務CTOである鮫嶋茂稔氏は、このプロジェクトについて「将来の社会インフラや産業システムを支える」と同時に、同社のデジタルサービス事業「Lumada」を推進するものだと位置づけた。またインテル株式会社の代表取締役社長である大野誠氏は、今回の連携が「シリコン量子コンピューティングを研究段階から大規模な産業応用へと移行するために必要な、基礎的なチップ設計・製造・パッケージング技術を確立するものだ」とコメントしている。

■注目ポイントQ&A

●シリコンスピン量子ビットの仕組みと、CMOS互換性が重要な理由は何ですか？

シリコンスピン量子ビットは、シリコン内の「量子ドット」と呼ばれるナノスケール領域に閉じ込められた単一電子のスピン状態に情報を記憶します。CMOS互換性が重要な理由は、これらの構造を製造するための露光技術や材料、設備が、スマートフォンやPCのプロセッサを製造している既存の商用ファブにすでに大規模に存在しているからです。既存の産業インフラを活用してスケールアップできる可能性があるのは、量子ビット技術の中でもシリコンスピン方式のみとされています。

●プロセス設計キット（PDK）とは何ですか？なぜシリコン量子PDKが重要なのですか？

プロセス設計キット（PDK）とは、特定のファブの製造プロセスに適合したチップを設計するための製造ルールやデバイスモデルなどの集約パッケージです。PDKが存在することで、設計者はファブ内部の技術者と個別に調整することなくチップを設計できます。Intel 18A上で動作するシリコン量子PDKが提供されれば、標準的な設計ツールを持つ世界中のチームが既存のファブに向けたシリコン量子チップを設計できるようになり、開発の参入障壁が劇的に下がります。

●今回の取り組みは、世界的な量子コンピューティング開発の中でどのような位置付けですか？

米国ではGlobalFoundriesが2026年5月に量子ファウンドリ部門を立ち上げ、フランスのQuoblyがSTMicroelectronicsのラインを活用するなど、世界的に産業製造への移行が進んでいます。その中で今回のNEDOプロジェクトは、1.8nm級という最先端ノードを採用し、外部が利用可能な共通PDKの構築を明示的に目指している点が特徴です。自社固有の技術にとどまらず、製造の標準化を主導しようとする試みといえます。

●シリコンスピン方式の量子コンピュータはいつ利用できるようになりますか？

産総研のG-QuATを通じたクラウド経由でのアクセスは2027年度（2028年3月まで）を開始目標としています。ただしこれは研究・実験目的の利用です。2028年度に100量子ビット級のエラー訂正プロトタイプ、2030年度に1,000量子ビット規模のプラットフォームが計画されています。商用的に有用な計算が行える100万個規模の物理量子ビットによる耐障害性量子コンピュータの実現には、まだ段階的な研究開発が必要です。

元記事: Japan Funds Silicon Spin Qubit Development Using Intel’s 18A Chip Process