IC-Link、TSMCの先端パッケージ連携を拡大　CoWoS共同設計をOIPフォーラムで紹介

ベルギーの半導体研究機関imecの商用チップサービス部門IC-Linkは2026年5月、TSMCの3DFabric Allianceに加盟した。これにより、CoWoSやSoICなどの先端パッケージ技術を活用した半導体の設計・製造支援を拡充する。IC-Linkは9月23日、米カリフォルニア州サンタクララで開催されたTSMCのOIP Ecosystem Forumに参加し、CoWoSのパッケージ技術選定や共同設計について紹介した。

■RTLから先端パッケージ統合までを支援

IC-LinkはimecのASIC（特定用途向け集積回路）およびシリコンフォトニクスの設計・製造サービス部門である。半導体の仕様策定から設計、製造、テスト、サプライチェーン管理まで、顧客の開発段階や要件に応じたサービスを提供している。先端半導体プロセスに加え、2.5D／3Dパッケージ技術にも対応する。

同社は2007年からTSMCのDesign Center Alliance、2009年からValue Chain Allianceに加盟している。今回、3DFabric Allianceにも加わったことで、設計・製造支援に加え、先端パッケージ技術を活用したシステム統合に関する連携を強化した。

TSMCの3DFabricは、3Dシリコン積層技術と先端パッケージ技術の総称である。複数の半導体チップを高密度に接続するCoWoS、チップを垂直方向に積層するSoIC、ファンアウト型パッケージ技術のInFO、ウエハー規模のシステム統合技術であるTSMC-SoWなどが含まれる。

imecによると、3DFabric Allianceへの加盟により、IC-LinkはTSMCの2.5D／3D技術に早期にアクセスし、設計、統合、製造の各工程を連携させた開発を進められる。顧客企業に対しても、先端パッケージ技術の専門知識と、量産・産業化に向けた支援を提供する。

AIアクセラレータや高性能コンピューティング（HPC）向け半導体では、演算チップとメモリをどのように配置・接続するかが、処理性能や電力効率を左右する。先端パッケージを活用する開発では、半導体チップ単体の設計に加え、接続構造や電力供給、放熱などをシステム全体で検討することが重要になる。

■CoWoSとSoICの役割

CoWoS（Chip-on-Wafer-on-Substrate）は、複数の半導体チップを高密度に接続し、一つのパッケージに統合するTSMCの先端パッケージ技術である。高性能プロセッサと高帯域幅メモリ（HBM）を近接配置することで、チップ間の高速なデータ転送を可能にする。AIアクセラレータやHPC向け半導体などで利用されている。

CoWoSには、接続構造の異なるCoWoS-S、CoWoS-R、CoWoS-Lの3方式がある。CoWoS-Sはシリコンインターポーザと呼ばれる中間基板を用い、プロセッサやHBMを高密度に接続する方式である。TSMCによると、同方式ではシリコンインターポーザの大型化が進み、最大3.3倍のレチクルサイズに対応している。

CoWoS-Rは、ポリマー材料と銅配線から成る再配線層（RDL）を用いたインターポーザでチップを接続する。TSMCは2023年から同方式を量産している。シリコンインターポーザとは異なる材料・配線構造を採用し、パッケージの大型化や信号・電源の品質確保に対応する。

CoWoS-Lは、再配線層と高密度の局所シリコン配線を組み合わせた方式である。チップ間の高密度接続にシリコン配線を利用しながら、より大型のパッケージに複数の半導体チップやメモリを統合できる。TSMCは2024年に3.5倍のレチクルサイズに対応するCoWoS-Lの量産を開始した。

一方、SoIC（System on Integrated Chips）は、半導体チップやウエハーを垂直方向に積層するTSMCの3D集積技術である。ハイブリッドボンディングなどを利用してチップ間を高密度に接続し、データ転送に必要な配線距離を短縮する。ロジック同士やロジックとメモリを積層する構成に利用できる。

SoICで積層したチップをCoWoSなどのパッケージ技術と組み合わせることも可能だ。TSMCによると、SoICの3nm世代のチップ積層技術は2025年に量産段階へ移行した。3DFabric Allianceを通じた連携は、こうした技術を組み合わせる半導体システムの設計・統合を支える。

■逼迫するCoWoSの供給能力

AI向け半導体の需要拡大に伴い、先端パッケージの生産能力確保は半導体業界の重要な課題となっている。CoWoSは、高性能な演算チップとHBMを同一パッケージに統合する用途などで利用される。TSMCは需要に対応するため、先端パッケージの生産能力拡大を進めている。

TSMCは2026年7月、同年の設備投資計画を600億～640億ドル（約9兆5400億～10兆1760億円、1ドル＝159円換算）に引き上げた。年間設備投資の約10～20％を、先端パッケージ、テスト、フォトマスク製造などに配分する方針を示している。

先端パッケージの生産能力が制約となる状況では、設計段階からパッケージ技術の選定や製造工程との整合性を検討することが重要になる。ロジックチップ、メモリ、インターポーザの構成を早期に決めることで、設計変更や製造上の課題に対応しやすくなる。

IC-Linkは3DFabric Allianceへの加盟により、顧客の半導体設計と先端パッケージ技術の統合を支援する体制を強化した。imecは、この連携によって顧客が先端パッケージ技術の知見を活用し、量産・産業化に向けた開発を進めやすくなるとしている。

■3DFabric Allianceの位置付け

TSMCのOpen Innovation Platform（OIP）は、半導体の設計から製造までを支援する企業や技術パートナーで構成されるエコシステムである。EDA（電子設計自動化）ツール、半導体IP、設計サービス、クラウド環境、製造支援、先端パッケージなどの分野で連携を進めている。

3DFabric Allianceは、3Dシリコン積層と先端パッケージ技術を活用した半導体開発を支援する枠組みである。EDAツール、IP、メモリ、設計サービス、後工程、基板、テストなどの分野の企業が参加し、顧客の3D IC開発を支える。

TSMCは、3DFabric Allianceを通じて、製品の設計段階からシステム全体を最適化するための技術やサービスを提供している。IC-Linkは設計・製造支援パートナーとして参加し、imecの半導体研究と商用サービスを組み合わせた顧客支援を進める。

■サンタクララのOIP Forumで技術セッション

IC-Linkとimecは9月23日、米カリフォルニア州サンタクララで開催された「2026 TSMC North America OIP Ecosystem Forum」に参加した。IC-Linkはブース420に出展し、ASIC、シリコンフォトニクス、先端パッケージなどのサービスを紹介した。

同社のPadma Nagaraja氏は、次世代の異種集積システムに向けたパッケージ技術の選定と共同設計について講演した。CoWoS-S、CoWoS-R、CoWoS-Lの構造や特徴を取り上げ、システムの要件に応じた技術選択とパッケージ設計を扱った。

また、Lucas Moura Santana氏は、5nmおよび3nmプロセスを用いた100ギガボー超の高速有線通信向けデータコンバータについて、オンラインセッションで発表した。ギガボーは1秒当たりの信号変調回数を表す単位で、100ギガボーは毎秒1000億回の変調に相当する。

OIP Ecosystem Forumは、TSMCの技術パートナーが半導体設計・製造に関する技術やサービスを紹介するイベントである。2026年の北米開催では、AIを支える半導体技術や設計エコシステムの発展をテーマに掲げた。

IC-LinkのASICサービスでポートフォリオ・戦略担当ディレクターを務めるOzgur Gursoy氏は5月、3DFabric Allianceへの加盟について、HPC、自動車、モバイル、通信市場向けの半導体を設計する企業にとって特に重要な協業だと説明した。先端パッケージの専門知識と量産・産業化へのより円滑な道筋を顧客に提供し、柔軟なビジネスモデルも引き続き活用できるとしている。

TSMCのエコシステム・アライアンス管理部門ディレクターのAveek Sarkar氏は、性能と電力効率の向上を追求することが先端パッケージと3D集積の技術革新を推進していると述べた。TSMCは3DFabric Allianceの会員企業と協力し、3D IC技術を通じた設計支援の加速を目指している。

■imecの研究成果を商用サービスへ

IC-Linkの特徴は、imecの半導体研究と商用の設計・製造サービスを組み合わせられる点にある。imecはベルギーのルーベンに300mmウエハーに対応する半導体研究施設を持ち、ASMLをはじめとする半導体関連企業と共同研究を進めている。

先端パッケージや異種集積もimecの研究分野である。IC-Linkは、こうした研究活動から得られる知見を活用し、顧客の半導体設計から製造、システム統合までを支援する。imecは3DFabric Allianceへの加盟について、初期段階の研究と産業での実装を結び付ける取り組みの一環と位置付けている。

imecと半導体製造装置メーカーのEV Groupは2026年5月、接続ピッチ200nm（ナノメートル）のウエハー間ハイブリッドボンディング技術を実証したと発表した。配線を形成した試験用ウエハーを用い、銅の接続パッドを高精度に位置合わせして接合する技術である。

同研究は、ロジック同士やメモリとロジックを積層する際に求められる高密度接続の実現に向けた取り組みである。半導体チップを垂直方向に積層し、短い配線で接続するという点で、SoICなどの3D集積技術と共通する研究分野に位置付けられる。

imecは2026年2月、ルーベンで欧州の半導体研究開発基盤「NanoICパイロットライン」の開設式を実施した。欧州半導体法に基づく取り組みで、2nm世代を超える半導体技術の研究開発や産業化に向けた検証を進める。先端半導体の設計と製造に加え、チップ間の高密度接続や3D集積に関する研究も対象としている。

元記事: IC-Link Joins TSMC 3DFabric Alliance; Showcases CoWoS ASIC Co-Design at OIP Forum Today