ラピダス、2nm設計環境にケイデンスのAIエージェント「InnoStack」を統合

半導体受託製造（ファウンドリ）のラピダスは、同社の2nmプロセス設計キット（PDK）に、ケイデンス・デザイン・システムズのAI設計オーケストレーション技術「InnoStack AI Super Agent」を統合すると発表した。

従来のバックエンド設計フローに比べ、設計ターンアラウンドタイムを最大2倍改善することを目標としているが、この効果は第三者によって検証されていない。ラピダスは2027年度後半の量産開始を目指す一方、現時点では拘束力のある量産契約を獲得しておらず、今回のAI統合が顧客獲得につながるかが注目される。

■ラピダスの2nm設計環境「Raads」にケイデンスのAIエージェントが参入

ラピダスの2nmファウンドリプロセスを評価するチップ設計者は、他の先端ノードのファウンドリがプロセス設計キット（PDK）に組み込んでいない、包括的なエージェント型AI設計オーケストレーション機能を利用できるようになる。ラピダスとケイデンス・デザイン・システムズ（Cadence Design Systems）は、ラピダスの2nm PDKとともに提供される設計プラットフォーム「Raads（Rapidus AI-Agentic Design Solution）」に、ケイデンスの「InnoStack AI Super Agent」を統合する提携を発表した。

この統合では、従来のバックエンドフローと比較して、設計ターンアラウンドタイムを最大2倍改善することを目標としている。この数値は第三者によって検証されていないものの、実現すれば、実績のない新しいファウンドリに先端SoC（システム・オン・チップ）プロジェクトを委託するかどうかの判断を大きく変える可能性がある。

今回の提携は、ケイデンスのInnoStackエージェントがファウンドリの顧客向け設計環境に導入された、初の公表事例となる。ラピダスにとっては戦略的に重要な時期の発表でもある。同社は、北海道千歳市の工場で2027年度後半に予定する量産開始までに、現在進めている60社以上との顧客協議を拘束力のある量産契約につなげようとしているが、現時点で契約を締結した企業はない。

■「Raads」内部で機能するInnoStackの実態

InnoStackは、レイアウトを製造可能な形に仕上げるデジタルバックエンド実装向けに、ケイデンスが提供するAIスーパーエージェントである。その中核となる仕組みは、従来のEDA（電子設計自動化）とは根本的に異なる。従来の自動化が一度に1つの変数を順番に最適化するのに対し、InnoStackは複数の専門的なサブエージェントを動かし、設計パラメータ空間全体で並行して実験する。

具体的には、あるエージェント群が複数のフロアプラン（配置計画）を探索する一方、別のエージェント群がタイミング制約を調整し、さらに別のエージェント群が消費電力と面積のトレードオフを調べる。これらの処理を同時に進める仕組みだ。サブエージェントは上位の「AgentStack」レイヤーによって統括され、並行するワークフローの調整と結果の受け渡しが行われる。結果は、論理合成用の「Genus」、物理実装用の「Innovus」、タイミングサインオフ用の「Tempus」をはじめ、特定の物理特性を検証する一連のサインオフツールに送られる。AIエージェントの動作は統計的な予測ではなく、こうした物理ベースの計算モデルに基づく。問題のある制約が提案された場合、それを利用するツールで検出し、不適切なレイアウトに反映されることを防ぐという設計思想である。

ラピダスの顧客にとって具体的な価値となるのが、タイミング収束（タイミングクロージャー）と設計変更要求（ECO）の解決である。2nmノードのGAA（ゲート・オール・アラウンド）ナノシートトランジスタは、従来のFinFET世代よりプロセスのばらつきが大幅に増える。物理実装ツールを実行するたびに新たな違反が見つかり、制約を手作業で調整して再実行する必要があるため、タイミング収束には数週間に及ぶ反復作業を要することがある。InnoStackのエージェントは、この反復サイクルを自動化し、制約調整の候補を順番にではなく並行して探索する。ケイデンスは、顧客向けの先端導入事例において、自律型ワークフローによって開発サイクルを数週間から1日未満に短縮したと主張している。

今回の発表に伴い、ラピダスはRaadsのラインアップに2つのツールを追加した。設計品質保証のワークフローを案内する「Raads Navigator」と、設計上の問題を可視化して解決策を推奨する「Raads Indicator」である。両ツールはInnoStackと統合され、初期のアーキテクチャ探索から実装、サインオフまでをカバーする、両社が「エージェント型設計オーケストレーション」と呼ぶ仕組みを実現するという。

ケイデンスの社長兼CEOであるアニルード・デガン（Anirudh Devgan）氏は、「先端ノードのSoC設計では、個々のタスクを最適化するだけでなく、設計ライフサイクル全体の複雑なワークフローを統括できるAIエージェントの必要性が高まっている。ケイデンスのInnoStack AI Super AgentとラピダスのRaadsプラットフォームを組み合わせることで、エージェント型AIを先端半導体のエコシステムへ拡張し、顧客の生産性向上、設計収束の加速、より先進的なシリコンの迅速な市場投入を可能にする」と述べている。

■2nm GAAの複雑さがAIエージェントを必要とする理由

この提携のタイミングは偶然ではない。先端ノードのチップ設計はプロセス世代を重ねるごとに急速に難しくなっている。2nmにおけるFinFETからGAAナノシートトランジスタへの移行は、約10年前にFinFETがプレーナ型トランジスタに取って代わって以来、最も大きなアーキテクチャ上の転換となる。

GAAナノシートトランジスタは、3〜4層の浮遊したシリコンチャネルを積み重ね、ゲート金属が各チャネルの四方を包み込む構造を持つ。この寸法ではFinFETより優れた静電制御と低いリーク電流を実現する一方、積層構造を形成する各工程で製造上のばらつきが生じる。GAA向けの標準セルライブラリには、複数種類のしきい値電圧が必要となり、それぞれに異なるゲート金属の組成やプロセス統合上の課題が伴う。設計上の各判断が、従来のノードにはなかったプロセスとの協調最適化に影響するため、現実的な時間内では人手による設計作業で対応しにくい領域において、エージェントによる並行探索が効果を発揮する可能性がある。

IBMは2021年、2nmチップが7nmと比べて性能を45％向上させるか、消費電力を75％削減できることを実証した。TrendForceの分析によると、ラピダスの「2HP」プロセスは、1平方ミリメートル当たり約2億3700万トランジスタのロジック密度を実現すると報じられている。これはTSMCの「N2」の約2億3600万トランジスタ/mm²に匹敵し、Intelの「18A」の1億8400万トランジスタ/mm²を上回る。

確立されたプロセス運用の蓄積がない中で、こうした仕様の設計を短期間でタイミング収束させることは、エージェント型EDAツールが想定する課題に合致する。エージェント型オーケストレーションをPDKに組み込んで提供するファウンドリは、ウェーハの製造枠とともに、顧客のエンジニアリングチームを補強する機能を提供しているともいえる。これはプロセス仕様や価格だけにとどまらない競争の形である。

ラピダスの小池淳義CEOは、「当社のInnovative Integration for Manufacturing施設が完成すれば、半導体製造のほぼすべての段階にAIを取り入れた、最も先進的なAIネイティブファウンドリになる」と述べている。

■単なるソフトウェアアップデートにとどまらない戦略的意味

この提携には、プレスリリースで明示されていない構造的な意味がある。チップ設計チームがファウンドリ独自のエージェント型AIプラットフォームを中心にワークフローを構築すると、そのワークフローへの投資は埋没費用（サンクコスト）になる。Raadsは汎用的なEDAインターフェースではなく、ラピダス固有のPDK、枚葉式（シングルウェーハ）プロセスのデータモデル、そのプロセスに合わせて学習したInnoStackのエージェント動作と協調して最適化されている。RaadsとInnoStackの環境でSoCフローの最適化に6カ月のエンジニアリング時間を投じることは、中立的な生産性向上策ではなく、事実上のファウンドリ選択になる。

これは設計者にとって必ずしも悪いことではない。生産性向上が実現するなら、ロックインは実用的な能力を得るための対価ともいえる。しかし、ファウンドリを評価する際の論点は変わる。もはや「どのプロセスノードが最良の電力・性能・面積（PPA）のトレードオフを実現するか」だけでなく、「テープアウト直前の午前2時にタイミング収束の問題をデバッグするとき、どのファウンドリの設計環境に依存したいか」も問われることになる。

ラピダスにとって、この取り組みはウェーハ価格の発表と同じくらい戦略的に重要だと考えられる。ケイデンスのエージェント型AIは、すでにNVIDIA、Qualcomm、Alteraが初期導入企業となっている。これらの企業からは、アナログ設計ワークフローの「ViraStack」で3〜10倍の生産性向上が報告され、フロントエンド設計の「ChipStack」では最大10倍の向上がうたわれている。同じ技術をラピダス固有の環境に組み込み、設計チームを呼び込むことは、長年にわたるプロセス実績のないファウンドリが当初から顧客を定着させる手段となる。

■ケイデンスのAI戦略におけるInnoStackとRaadsの位置づけ

ラピダスとの提携は、2026年におけるケイデンスの主要な製品戦略の一部である。同社は、2025年末に買収した基盤技術をもとに、2026年2月に最初の「ChipStack」製品を発売した。その後、4月の「CadenceLIVE Silicon Valley」で「InnoStack」「ViraStack」と、全体を統括する「AgentStack」オーケストレーションレイヤーを発表した。さらに6月の「Computex 2026」では、NVIDIAの「Nemotron」モデルを利用し、仕様から検証までを完全に自動化する「レベル5」の自律性へChipStackを拡張した。ラピダスとの提携発表の2日前に当たる7月15日には、プリント基板（PCB）と先進パッケージ設計向けのAIスーパーエージェント「AuraStack」を発売した。これにより同社は、自社の主張では、シリコンから基板、パッケージまで電子システム設計フロー全体にエージェント型AIを提供する唯一のEDAベンダーとなった。

ラピダスとの提携では、デジタルバックエンド向けエージェントであるInnoStackを、設計と製造の協調最適化が主な価値となるファウンドリ環境に導入する。フロントエンドのRTL設計を担うChipStackや、アナログ設計を自動化するViraStackとは異なり、InnoStackが対象とするのは、高コストな設計終盤の問題が発生しやすい物理実装フェーズである。

ケイデンスは2026年6月にも、Intel Foundryの「14A」プロセスについて、高性能コンピューティングとモバイル向け設計の最適化を加速するための提携を発表している。EDAベンダーが各先端ファウンドリと提携し、その顧客向け環境にエージェントを組み込むという動きは、個別の事例ではなく、業界の構造的なカテゴリーになりつつある。

■ラピダスが直面する「量産受注ゼロ」の現実

この発表を評価する上では、ラピダスの量産開始目標までまだ1年以上あり、現時点で契約済みの量産顧客が1社もないという背景を無視できない。小池CEOは2026年2月、60社以上と生産能力に関する具体的な協議を進めていることを明らかにしたが、発表時点ではいずれも拘束力のある契約に至っていない。同社は2025年4月に試作ライン「IIM-1」を開設し、同年7月には動作する2nm GAAトランジスタを実証した。2026年2月には、日本政府と、キヤノン、NTT、ソフトバンク、ソニーを含む民間投資家32社の支援を受け、2676億円の資金調達を完了した。これは1ドル＝162円で換算すると約16.5億ドルとなる。また、2026年第1四半期には初期顧客向けに2nm PDKを提供した。

一方、ラピダスは、1枚のウェーハ上で仕様を満たすチップの割合を示す「歩留まり（イールド）」をまだ公表していない。これは、ファウンドリの顧客が量産契約を判断する際に最も重視する指標である。TSMCとサムスン電子はいずれも2025年末に2nmの量産へ移行しており、ラピダスの量産ラインが予定通り稼働した場合でも、両社に約2年遅れることになる。

ラピダスの主な差別化要因はプロセスの集積密度ではなく、製造スピードである。同社の2HPノードはTSMCのN2に近いロジック密度を持つと報じられているが、ラピダスは前工程のすべてで枚葉処理を採用する方針を示している。これにより、一般的なファウンドリのサイクルタイムを約120日にとどめるバッチ処理上の待ち時間を削減し、標準で50日、緊急の試作向けホットロットでは15日のサイクルを目指す。バッチ式装置と比べると装置1台当たりの処理能力が低くなるのがトレードオフである。このためラピダスは、生産量より設計の反復速度を重視する、小規模なカスタムシリコン企業やAIチップのスタートアップを明確な対象としている。カナダのAIチップスタートアップであるTenstorrent（テンストレント）は、ラピダスで最も早く確認された設計顧客であり、こうした顧客像に合致する。

こうした顧客にとって、枚葉処理が製造側のサイクルを短縮するのと同程度に設計側のサイクルを圧縮するエージェント型EDA環境は、一貫性のある提案となる。これが2027年のテープアウト期限までに、進行中の協議を拘束力のある受注へ転換するのに十分かどうかは、今週開催予定の「CadenceLIVE Japan 2026」の基調講演で小池CEOが説明するとみられる論点である。

■エージェント型EDAは実際に大規模環境で機能するか

ケイデンスのAIスーパーエージェント群が掲げる生産性向上の効果は大きいが、懐疑的な見方もある。2026年のESD Allianceのパネルディスカッションで、EDAソフトウェア基盤を専門とするVerificのヴィンス・ウォン（Vince Wong）氏は、「AIはまだ完全な自律運用に対応できる段階ではなく、設計フローの多くの工程には依然として人間が関与すべき固定的なポイントがある」と述べた。Breker Verification Systemsのデイブ・ケルフ（Dave Kelf）氏は、チップ設計は「1％の誤りさえ許容できない厳密な科学である」と指摘した。自律型エージェントの失敗がもたらす影響は、多くの分野よりも大きくなり得る。

2025年12月に発表された自律型EDAシステムに関する学術調査でも、LLM（大規模言語モデル）駆動の自律エージェントが、人間の介入なしに産業用チップのテープアウトを完全に達成した事例はまだないとされている。制約された最適化タスクを高速化するエージェントと、自由度の高いアーキテクチャ上の問題でエンジニアの判断に代わるエージェントの間には、依然として大きな隔たりがある。InnoStackは前者に位置づけられる。人間のエンジニアが目標を設定して結果を確認することを前提に、定義された設計空間で反復的な制約調整と並行探索を自動化するものだ。これは意味のある、根拠を示しやすい主張だが、エンドツーエンドの自律型チップ設計と同じではない。

ラピダスの2nmノードを評価するチップ設計チームにとって、ケイデンスのInnoStack統合は、生産実績よりも将来性が先行する現状のプラットフォームに、実質的な機能を追加するものとなる。強力な設計ツール、初期段階のプロセス、歩留まりデータの不在、量産受注ゼロ、競争力をうたうサイクルタイムという組み合わせについて、CadenceLIVE Japanの基調講演では正面から説明する必要がある。

■注目ポイントQ&A

●半導体設計における「エージェント型AI」とは何ですか？従来のEDA自動化とInnoStackの違いは何ですか？

従来のEDA自動化ツールでは、論理合成を実行し、その結果を配置配線へ渡し、さらにタイミング解析へ渡すといった形で、個別の処理を順番に進めます。各工程の間では、エンジニアが手作業で制約を調整します。これに対してエージェント型AIは、複数の専門的なサブエージェントを動かし、設計パラメータ空間の異なる部分を同時に探索します。InnoStackのエージェントは、フロアプラン、制約、タイミングに関する多数の実験を順番にではなく並行して実行し、その結果をケイデンスの物理ベースのツールで検証します。実質的な違いは、チップに何をさせるかというエンジニアの判断を置き換えるのではなく、エンジニアが指定した機能を実装可能な設計へ収束させるバックエンド設計サイクルを短縮する点にあります。

●ラピダスは量産顧客がゼロの状態で、本当に2027年に2nmの量産を開始できるのでしょうか？

率直にいえば、技術面と商業面のどちらの課題が解決困難になるかによります。技術面では、ラピダスはIIM-1に関するマイルストーンを予定通り達成しています。EUV露光装置は2025年初めから稼働し、2025年7月には電気的特性が確認された2nm GAAの試作トランジスタを実証しました。2026年第1四半期からは顧客にPDKを提供しています。ただし、量産契約の判断で重要となる歩留まりは公表していません。商業面では、60社以上と具体的な協議を進めていると報じられていますが、量産を確約した企業はありません。TSMCとサムスン電子はすでに2nmの量産に入っています。ラピダスは、枚葉処理、50日のサイクルタイム、AIネイティブの設計環境を差別化要因とし、最大規模の量産案件でTSMCに対抗するのではなく、小規模なカスタムシリコン顧客を対象としています。

●RaadsとInnoStackでSoCの設計フローを構築した場合、ラピダスのファウンドリに囲い込まれることになりますか？

実務上は、かなりの程度で囲い込まれることになります。Raadsはラピダス固有の2nm PDKと枚葉式プロセスのデータモデルに合わせて最適化され、Raads内で動作するInnoStackのエージェントも、そのプロセス環境に合わせて調整されています。Raads内で構築、調整した設計フローを、相当な手直しなしに別のファウンドリのPDKへ移すことは困難です。これはラピダスに限った問題ではなく、PDKと統合されたEDA環境では同様の移行コストが生じます。ただし、今回のエージェント型AIの統合は、単なるツール認証よりも深いものです。設計チームは、Raadsを前提とするワークフローの開発を、実質的にラピダスのノードでテープアウトする意思表示として扱う必要があります。その選択が適切かどうかは、InnoStackによる生産性向上、枚葉処理によるサイクルタイムの利点、ラピダスのプロセス特性が、設計するSoCの要件に合うかによって決まります。

●ラピダスの「枚葉処理（シングルウェーハプロセッシング）」はなぜ製造を高速化できるのですか？また、どのようなデメリットがありますか？

一般的なファウンドリは、多くの製造工程で複数のウェーハを同じ装置に入れて同時に処理するバッチ方式を採用しています。これは装置の稼働効率を高め、ウェーハ1枚当たりのコストを下げますが、同一バッチ内でもウェーハ間のばらつきが生じるほか、歩留まり改善に必要なウェーハ単位のデータを迅速に集めにくくなります。ラピダスのIIM-1工場は、前工程のすべてでウェーハを1枚ずつ処理します。これにより、より厳密なプロセス制御、リアルタイムの欠陥検出、ウェーハ単位のAI学習が可能になり、業界で一般的とされる約120日に対し、標準で50日、緊急試作向けのホットロットで15日のサイクルを目指しています。デメリットは、装置1台当たりの処理能力が低くなり、ウェーハ当たりの設備コストが高くなる点です。ラピダスは、生産量より設計の反復速度を重視するAIチップスタートアップやカスタムシリコン設計企業を対象とすることで、このトレードオフを受け入れています。こうした顧客にとっては、設計結果の確認がさらに2カ月遅れることによる損失が、ウェーハ価格の上昇分を上回る可能性があります。

元記事: Chip Design Agents Move Into Foundry: Cadence InnoStack Joins Rapidus 2nm Node