IonQ、汎用CPUで量子誤り訂正デコードをリアルタイム処理　MegaQuOp級の模擬データで検証

量子コンピュータの誤り訂正では、量子プロセッサーが生成する誤り情報を古典コンピュータで継続的に解析する必要がある。IonQはApple M4 Maxの12コアを使い、同社が提案する耐故障量子コンピュータの模擬データをリアルタイムでデコードできることを示した。

評価対象には最大408論理量子ビットの回路と、最大約108万回のTゲートを含む回路が含まれる。ただし、これは同規模の量子コンピュータを実際に動かした結果ではなく、回路レベルの雑音モデルから生成したシンドロームデータを使った検証である。

■単一の市販CPUでリアルタイム処理

耐故障量子計算では、物理量子ビットに生じた誤りの手掛かりを「シンドローム」と呼ばれる測定結果から読み取り、必要な補正を推定する。量子プロセッサーが新しいシンドロームを生成し続けるため、古典側のデコーダはその流れに遅れず処理しなければならない。

IonQは2026年9月22日、単一の市販CPUで動作するエンドツーエンドのリアルタイム量子誤り訂正デコーダを開発したと発表した。同社はこれを業界初としているが、その範囲は、MegaQuOp級を想定したエンドツーエンド処理を単一の汎用CPUで実行するという特定の構成に関する主張である。

研究成果は、Min Ye、Andrii Maksymov、Nicolas DelfosseによるプレプリントとしてarXivに公開された。使用したCPUはMacBook Proにも搭載されるApple M4 Maxで、12個のCPUコアをデコード処理に利用した。

ベンチマークは3種類の回路を対象とし、最大408論理量子ビットの回路と、別の回路における約108万回のTゲートを含んでいる。したがって、「最大408論理量子ビット」と「最大100万回超のTゲート」は、同一のワークロードで同時に記録された最大値ではない。

■実機ではなく雑音モデルによる検証

今回の評価では、数百万回の論理演算を実行できる量子プロセッサーを接続したわけではない。IonQのWalking Cat Architectureを前提に回路と雑音をモデル化し、そこから生成したシンドロームデータをM4 Max上のデコーダへ入力した。

最大規模のHeisenberg n266回路は、68個の量子LDPCメモリーブロックに408論理量子ビットを配置し、20個のマジック状態ファクトリーを加えた計88ブロックで構成される。想定される物理量子ビット数は1万1680個で、Tゲートは55万5130回、論理測定は131万8310回だった。

同回路について示された3154万8792という値は、論文では88ブロックにわたるシンドローム抽出サイクルの合計として扱われている。IonQの発表はこれを「個別の量子演算」と表現したが、一般的な意味での論理ゲート数とは区別する必要がある。

論文は、イオントラップ方式で1サイクルを1～5ミリ秒と仮定した。2量子ビットゲート誤り率を0.01%とした条件では、デコード待ちによる実行時間の伸びは全ワークロードで0.3%未満だった。誤り率を0.05%にすると伸びは最大11.53%となったが、試験したすべての回路で12%未満に収まった。

■量子誤り訂正でデコードが必要な理由

物理量子ビットは環境雑音や制御誤差の影響を受ける。量子誤り訂正では、量子情報を複数の物理量子ビットへ冗長に符号化して論理量子ビットを構成し、量子情報そのものを直接読み出さずに誤りの兆候を調べる。

デコーダは、シンドローム測定から起きた可能性の高い誤りを推定し、補正情報やパウリフレームの更新内容を計算する。処理速度がシンドロームの生成速度を下回ると、未処理データが蓄積し、量子計算に待機時間を挿入する必要が生じる。

リアルタイム性の要件は量子コンピュータの方式によって異なる。今回の研究は1～5ミリ秒のシンドローム抽出サイクルを仮定しているため、マイクロ秒単位で動作する超伝導方式よりも、古典CPUが1サイクル内で処理できる時間が長い。

このため、単一CPUで処理できたという結果を、そのまま異なる量子ビット方式や誤り訂正符号へ一般化することはできない。一方、IonQが想定する符号、回路構成、サイクル時間、雑音モデルの組み合わせでは、汎用CPUが候補になり得ることを示した。

■Walking Catと量子LDPC符号

検証の基礎となったWalking Cat Architectureは、IonQが2026年4月にプレプリントとして公表したイオントラップ型の耐故障量子計算アーキテクチャーである。量子低密度パリティ検査符号、すなわち量子LDPC符号を全面的に採用している。

LDPC符号では、各量子ビットが関係する検査と、各検査が対象とする量子ビットの数が限定された疎な構造を利用する。Walking Catではこの構造に加え、イオントラップ方式の接続性や比較的長いサイクル時間を組み合わせて、誤り訂正処理の効率化を図る。

表面符号は二次元格子上の局所的な検査を繰り返す方式で、IBMやGoogleなどが研究を進めている。量子LDPC符号とは符号構造、接続要件、物理量子ビット数、デコード処理が異なるため、CPUと専用ハードウェアの要否も単純には比較できない。

今回の結果は、LDPC符号だけで実現したものではない。疎な符号構造、1～5ミリ秒という仮定上のサイクル時間、デコーダの並列化、探索手法、メモリー使用量の削減を組み合わせた成果である。

■2種類のデコーダを並列実行

IonQのデコードパイプラインは、異なる役割を持つ2種類のスライディングウィンドウ型デコーダを並列に動かす。継続的に動作するError Decoderは5サイクル分の窓を使い、メモリーブロックのパウリフレームを追跡する。

Outcome Decoderは2サイクル分の短い窓を使い、論理測定など、低遅延の古典フィードバックが必要な処理を担当する。論文では、12コアのうち8コアをError Decoder、4コアをOutcome Decoderに割り当てた。

複数サイクルを重ねた窓として処理することで、後続のシンドロームを受信している間にも先行データのデコードを進められる。回路全体の終了後にまとめて解析するのではなく、量子計算の進行を想定しながら継続的に処理する構成である。

パイプラインは、固定したTannerグラフを再利用しながら、検出器誤りモデルの確率情報を回路に応じて動的に更新する。完全なグラフを処理のたびに作り直さず、回路の進行に合わせて必要な事前確率を生成することで、任意のベンチマーク回路を継続的に処理できるようにした。

■探索量とメモリー使用量を削減

デコーダには、可能性の高い候補を優先して調べるビームサーチが使われている。すべての誤り候補を網羅的に探索するのではなく、尤度の高い候補に探索範囲を絞ることで計算量を抑える手法である。

さらに、対数尤度比の保存方法を変更し、Tannerグラフの各辺にメッセージを保持する方式よりもメモリー転送量と使用量を減らした。これにより、68個のメモリーブロックと20個のマジック状態ファクトリーを同じCPU上で並行して処理した。

マジック状態ファクトリーは、汎用的な耐故障量子計算に必要な非クリフォード演算を実行するためのリソース状態を生成する。メモリー部分だけでなく、これらのファクトリーと論理測定を含む処理系をまとめて評価したことが、IonQが「エンドツーエンド」と呼ぶ根拠になっている。

ただし、量子プロセッサーとの実際の通信、実機固有の時間変動、相関雑音、制御系の遅延を含む完全なシステム試験ではない。今回確認されたのは、想定データを与えた場合の古典デコードパイプラインの処理能力である。

■専用ハードウェアを使う他社方式との違い

リアルタイムデコードでは、GPU、FPGA、ASICなどを利用する研究も進んでいる。Quantinuumは2026年3月、NVIDIAのGPUで高速化したBP-OSDデコーダとNVQLinkを使い、Helios上でBring符号のリアルタイム相関デコードを実証した。

超伝導量子ビット向けには、マイクロ秒級のサイクルへ対応するため、FPGAや専用回路をデコーダに利用する例がある。CPUよりも高速なハードウェアを使うかどうかは、符号の種類だけでなく、サイクル時間、シンドローム量、通信遅延、必要なフィードバック速度に左右される。

IonQの研究は、従来のリアルタイムデコード全般に対する初の実証ではない。同社が業界初としているのは、メモリー、論理演算、マジック状態ファクトリーを含むMegaQuOp級の模擬ワークロードを、単一の市販CPUでエンドツーエンドに処理したという組み合わせである。

ベンチマーク手法はプレプリントで公開されているため、他の研究者が同じ回路や条件を使ってデコーダを比較することは可能である。ただし、2026年9月23日時点で論文はarXiv上のプレプリントであり、査読を経た研究成果ではない。

■コスト面の効果は今後の検証対象

IonQの量子研究責任者で論文共著者のNicolas Delfosseは、数百の論理量子ビットと数百万回規模の論理演算に対するリアルタイムデコードの検証は重要な節目であり、単一CPUで動くことが商用規模の耐故障量子計算への実用的な道筋になると述べた。

IonQ Architecture担当バイスプレジデントのJohn Gambleは、時間、コスト、エネルギーの各面で解を得るまでの効率を重視する同社の方針を、今回の結果が支えるとしている。いずれもIonQによる将来見通しであり、実際のシステム全体のコストや消費電力を比較した結果ではない。

専用デコーダや高速通信機器の規模を抑えられれば、将来の耐故障量子コンピュータの古典側インフラを簡素化できる可能性がある。一方、CPU本体以外の制御装置や通信系を含む総コストは今回の研究では評価されていない。

IonQは2026年9月、256物理量子ビットを目標とする第6世代プラットフォーム「Superion 256」を発表した。最初の集積チップを製造し、試作システムでイオンの捕捉を始めた段階で、顧客への納入は2027年を予定している。今回の408論理量子ビットのデコード試験は、この256量子ビット実機で実施したものではない。

■実機接続と独立検証が次の焦点

今回の成果は、Walking Cat Architectureが想定する条件の下で、デコード処理が単一の汎用CPU上でシンドローム生成速度に追随できることを示した。特に、メモリーだけでなくマジック状態ファクトリーと論理測定を含めた処理を並行させた点に特徴がある。

一方、MegaQuOp級の耐故障量子コンピュータはまだ構築されていない。実機が生成するシンドロームには、モデルに含まれない相関や時間変動が存在する可能性があり、量子プロセッサーとCPUの間の通信遅延も加わる。

今後は、実際の量子ハードウェアへ接続した状態で同じ処理速度を維持できるか、異なる雑音モデルや回路でも性能が保たれるか、他のデコーダが結果を再現できるかが焦点になる。現段階では、IonQが提案する耐故障アーキテクチャーにおいて、古典デコード基盤を汎用CPUで構築できる可能性を示した研究と位置付けられる。

元記事: IonQ Shows Laptop Chip Handles Real-Time Quantum Error Correction Without Custom Silicon