NVIDIA「Rubin Ultra」の4ダイ設計がキャンセルか　TSMCのCoWoS-L技術が物理的限界に直面、2027年の性能は当初計画の半分に？

NVIDIAが2026年3月の「GTC 2026」で華々しく発表した最上位AIアクセラレーター「Rubin Ultra」の当初設計が、製造上の制約によりキャンセルされたと報じられている。半導体調査会社SemiAnalysisの報告によると、TSMCの先進パッケージング技術「CoWoS-L」が物理的な限界に達したため、2027年に実際に出荷されるRubin Ultraは、当初発表された演算性能とメモリ帯域幅の約半分に留まる見通しだという。これにより、同製品を前提にAIインフラの調達計画を立てていた企業は、モデルの再構築を迫られる可能性がある。

■当初設計が製造不可能なほど巨大だった理由

当初の4ダイ版「Rubin Ultra」は、標準的な「Rubin」GPUのアーキテクチャを2倍に拡張する試みだった。標準のRubinは、露光装置の限界（レチクル限界：約858平方ミリメートル）に近いサイズの演算ダイ2基と、8基のHBM4メモリスタックを「CoWoS-L」インターポーザー上に配置する構成である。Rubin Ultraではこれをさらに拡大し、単一パッケージ内に4基の演算ダイと16基のHBM4Eスタックを搭載する計画だった。これは、レチクル限界の約7.5〜8倍に達する極めて巨大なインターポーザーを必要とする構成である。

この設計が直面した課題は、電気的な問題だけでなく、機械的な問題でもあった。CoWoS-Lは、有機基板上に複数のシリコンダイとメモリスタックを配置し、埋め込みシリコンブリッジで相互接続する。しかし、レチクル限界に近いサイズのダイを4基も搭載すると、3,400平方ミリメートルを超えるアクティブシリコンを単一のインターポーザー上に組み立てることになり、深刻な基板の「反り（ワーページ）」が発生する。熱サイクルによって有機基板とシリコンダイが異なる比率で伸縮するため、パッケージが多方向に曲がってしまうのだ。これにより演算ダイが基板から完全に剥離し、電気的接続が失われ、製造歩留まりが劇的に低下する。1箇所の欠陥だけで、数万ドル（約数百万円、1ドル＝163円換算）に及ぶパッケージ全体が廃棄処分になってしまう。

TSMCが提案している解決策「CoPoS（Chip-on-Panel-on-Substrate）」は、従来のシリコンインターポーザーを、ガラスやサファイア素材を使用した大型のパネルフォーマット再配線層に置き換えるものだ。ガラス基板は熱膨張のミスマッチを低減し、TSMCの検証データでも反りの大幅な改善が確認されている。しかし、CoPoSのパイロットラインの稼働は2026年末以降、量産開始は早くとも2028年後半から2029年初頭と予測されており、2027年のRubin Ultraの立ち上げスケジュールには到底間に合わない状況だ。

■仕様変更後のRubin Ultraが提供するスペック

NVIDIAは「Rubin Ultra」の名称を維持しつつ、標準のRubinと同じチップレット数である2ダイ設計へと舵を切る方針とみられる。ただし、標準モデルで採用されるHBM4の代わりに、より高速な「HBM4E」メモリを搭載することで差別化を図る。HBM4Eは、2048ビットのインターフェースを介してピンあたり毎秒16ギガビットのデータ転送レートを実現し、1スタックあたり最大毎秒4.1テラバイトの帯域幅を提供する（HBM4は毎秒約2〜3テラバイト）。これにより、1パッケージあたり8基のHBM4Eを搭載することで、メモリ容量は標準Rubinの288ギガバイトから約384ギガバイトへと向上し、帯域幅も大幅に強化される。ただし、当初計画されていた16基構成の総帯域幅には遠く及ばない。

当初の単一パッケージ4ダイ設計が実現するはずだった総演算性能を補うため、NVIDIAは「2+2」のボードレベル構成を採用するとみられている。これは、同社の「Kyber」ラックシステムの1ブレード上に、2基の2ダイ版Rubin Ultraを搭載するアプローチだ。これにより、単一パッケージ内ではなくラックレベルで4ダイ構成を実現する。この手法は製造が大幅に容易になり、歩留まりが向上し、ユニットあたりのコストを削減できる。しかし、トレードオフも存在する。単一パッケージ内の4ダイが超高速・低遅延のダイ間相互接続で通信するのに対し、ボード上の配線を介して接続された2つのパッケージ間通信では、帯域幅が低下し遅延（レイテンシ）が増大する。このアーキテクチャ上の差異は、遅延に敏感なAI推論ワークロードにおいて無視できない影響を与える可能性がある。

■物理的な壁に直面する先進パッケージング技術

今回のRubin Ultraの仕様変更は、AIアクセラレーターの微細化・巨大化を追う関係者にとって、予測されたシナリオの一部でもある。標準のRubin自体、すでにCoWoS-Lをレチクル限界の約4倍まで押し上げており（前世代の限界は約2.5倍）、4ダイ版のRubin Ultraではそれをさらに2倍にする約8倍の構成が求められていた。インターポーザーの規模が拡大するにつれ、反りのリスク、組み立ての複雑さ、熱管理の難易度は非線形的に増大する。

半導体パッケージング業界は、トランジスタの微細化（スケーリング）の鈍化を補う手段として、AI投資家やハイパースケーラーから大きな期待を寄せられてきた。「個々のダイを微細化で高速化できないのであれば、より多くのダイを組み合わせて巨大なシステムを作ればよい」という前提だ。しかし、この前提が通用するのは適度なパッケージ規模までであり、NVIDIAが試みた4ダイかつマルチレチクルという極限の規模においては通用しなくなった。業界は現在、一時的な足踏み状態に直面している。CoPoSが初期の検証データ通りに反りを抑制できれば、将来的に4ダイ以上の巨大パッケージも実現可能になるが、「早くとも2028年後半」というタイムラインは、少なくとも今後2世代にわたり、より保守的なパッケージング技術に甘んじる必要があることを意味している。

■HBM4E市場への影響と競合状況

1パッケージあたりのHBM4Eスタック数が16基から8基に半減することは、高帯域幅メモリ（HBM）市場にも波及効果をもたらす。SemiAnalysisによると、HBM4E層の市場は現在、NVIDIAが事実上の唯一の大口買い手となっている。Rubin Ultraの需要を見込んでSKハイニックスやサムスン電子がHBM4Eの検証スケジュールを前倒ししていた矢先、1GPUあたりの搭載数が半減したことで、HBM4Eの総需要は大幅に減少することになる。

競合環境においては、仕様変更されたRubin Ultraは、同じく2027年の登場を予定しHBM4Eを採用するAMDの次世代アクセラレーター「Instinct MI500」との厳しい競争に直面することになる。MI500はもともとメモリ容量の面で優位に立つとみられていたが、Rubin Ultraが4ダイから2ダイに縮小されたことで、NVIDIAが維持するはずだった性能差が縮まる可能性がある。

さらにSemiAnalysisは、長期的な懸念として、NVIDIAの強固なソフトウェアエコシステム「CUDA」による障壁（モート）が、予想以上の速さで侵食されている点も指摘している。最先端のAI研究所において、推論ワークロードをAmazonの「Trainium」で、学習ワークロードをGoogleの「TPU」で実行する割合が増加しているという。業界分析によると、カスタムASICの出荷台数は2026年に年間約44%のペースで成長すると予測されており、これは汎用GPUの成長率の約3倍に達する。

なお、NVIDIAはRubin Ultraの設計変更について公式なコメントを発表していない。標準仕様の「Rubin」GPUについては、2026年夏にAWS、Google Cloud、Microsoft Azure、Oracle Cloud、CoreWeave、Lambda、Nebius、Nscaleの確定顧客8社に向けて、予定通り大量出荷が開始される見通しだ。

■注目ポイントQ&A

●当初のNVIDIA Rubin Ultraと、変更後の仕様の違いは何ですか？

2026年3月のGTCで発表された当初のRubin Ultraは、単一パッケージに4基の演算ダイと16基のHBM4Eメモリスタックを搭載する計画でした。しかし、TSMCのCoWoS-Lパッケージング技術の製造上の制約によりこの設計はキャンセルされたと報じられており、変更後は標準Rubinと同じ2基の演算ダイと、8基のHBM4Eスタックを搭載する仕様に縮小され、パッケージ単体の性能は当初計画の約半分になるとみられています。

●なぜTSMCのCoWoS-Lパッケージング技術で4ダイ設計が困難だったのですか？

レチクル限界の約7.5〜8倍に達する巨大な有機基板上に、4基の大型演算ダイと16基のメモリスタックを配置すると、熱サイクルによる素材ごとの熱膨張率の違いから、基板に深刻な「反り（ワーページ）」が発生するためです。これによりダイと基板の電気的接触が失われ、製造歩留まりが極端に低下し、商業的な生産が不可能になったと指摘されています。

●仕様変更によってRubin Ultraの出荷時期は遅れますか？

仕様変更後の2ダイ版Rubin Ultraは、当初の予定通り2027年の出荷を目指しているとみられます。NVIDIAは、1つのブレードに2基の2ダイ版GPUを搭載する「2+2」ボード構成を採用することで、ラックレベルでの総演算性能を当初の計画に近づけるアプローチをとる見通しです。ただし、NVIDIAからの公式発表は現時点でありません。

●Rubin Ultraを前提にインフラ計画を立てていた企業への影響は？

当初仕様（約1テラバイトのHBM4Eメモリや4ダイによる演算性能）を前提に調達計画を立てていた企業やハイパースケーラーは、計画の修正を迫られます。出荷されるチップは1パッケージあたり約384ギガバイトのHBM4E容量に留まります。「2+2」構成によりラックレベルで同等の性能を確保することは可能ですが、より多くのGPUパッケージを導入する必要があるため、システムコストの上昇や構成の複雑化が避けられません。

元記事: NVIDIA Rubin Ultra Four-Die GPU Cancelled: Packaging Limits Cut 2027 Performance in Half