米インテル、次世代Xeon「Diamond Rapids」を公開―最大256コア・1.28GBキャッシュ、SMTは非搭載

米インテル（Intel）はHot Chips 2026において、次世代Xeonプロセッサー「Diamond Rapids（開発コード名）」のアーキテクチャーを公開した。最大256基のCPUコアと1.28GBのラストレベルキャッシュ（LLC）を搭載し、16チャネルのメモリとPCIe 6.0およびCXL 3.0に対応する128レーンのI/Oを備える。Intelは2027年の市場投入を計画しているが、動作周波数やTDP、価格、製品ごとの構成は明らかにしていない。

Diamond Rapidsは、Intelが企業規模のエージェンティックAIを支える汎用演算基盤と位置付ける製品である。CPUが担うAIエージェントの制御やデータ処理に向け、コア数だけでなく、キャッシュ容量、メモリ帯域、アクセラレーターやストレージとの接続能力を強化した。

■最大256コアを構成するコンピューティング・ビルディング・ブロック

Diamond Rapidsは、「Compute Building Block（CBB）」と呼ばれるモジュールを組み合わせた構造を採用する。1基のCBBは、各16コアのコアチップレット4基と、その下に配置されるベースタイル1基で構成される。コアチップレットはIntel 18A-P、ベースタイルはIntel 3-Tで製造され、Foveros Direct 3Dによるハイブリッドボンディングで接続される。

各CBBには合計64基のPコアがあり、ベースタイル上に配置された320MBのLLCを共有する。最上位構成ではCBBを4基搭載し、16基のコアチップレット、最大256コア、合計1.28GBのLLCを実現する。LLCはパッケージ全体の単一プールではなく、320MBずつ4基のCBBに分かれて配置される。

コアチップレットには「Panther Cove-X」と呼ばれるPコアが採用される。IntelはHot Chipsでコア数やパッケージ構造を示した一方、Panther Cove-Xのマイクロアーキテクチャーや動作周波数などの詳細は公開していない。このため、キャッシュの配置や容量が実際のアプリケーション性能にどの程度寄与するかは、製品版を使った検証を待つことになる。

パッケージ中央には、Intel 3で製造される2基のFabric Hub Tile（FHT）が置かれる。FHTは、メモリコントローラーやI/O、キャッシュコヒーレンシーの管理機能、ハードウェアアクセラレーターなどを集約する。4基のCBB、4基のベースタイル、16基のコアチップレット、2基のFHTを合わせ、パッケージは計22基のシリコンタイルで構成される。

■CBBとファブリックハブをUCIe-Sで接続

CBBと中央のFHTの接続には、オープンなチップレット間接続規格UCIeの標準パッケージ向け仕様「UCIe-S」が採用される。基板上の銅配線を利用し、各CBBとFHTを接続する。

一方、CBB内部ではFoveros Direct 3Dを使い、コアチップレットとベースタイルを縦方向に接続する。Diamond Rapidsは、高密度な垂直接続が必要なCBB内部にFoveros Direct 3Dを使い、パッケージ内の比較的長い接続にUCIe-Sを使う構成となる。

Intelは、現行世代までパッケージ内のダイ接続に用いてきたEMIBではなく、Diamond RapidsのCBBとFHTの間にUCIe-Sを選択した。Intelの説明では、離れた位置にある複数のブロックを均一な遅延で接続することが主な理由である。製品版における帯域や遅延、CBBをまたぐ通信の特性は、今後の技術情報や実機評価で確認すべき点となる。

■演算部分を外周に置くファンアウト・ファブリック

Diamond Rapidsは、「ファンアウト・ファブリック」と呼ばれるパッケージ配置を採用する。4基のCBBを外周部に配置し、メモリとI/Oを担う2基のFHTを中央に置く構成だ。

Intelは、発熱の大きいコアをパッケージの外側に配置することで、熱を外周方向へ逃がしやすくし、中央部に熱が集中するのを抑えられると説明している。実際の冷却要件はTDPや動作周波数、サーバーの実装によって変わるが、これらの数値はまだ公表されていない。

FHTにはスヌープフィルターも搭載される。多数のコアやソケット間で共有データを扱う際のキャッシュ状態を管理し、メモリ側へ流れるコヒーレンシー関連の通信を抑える設計である。

■16チャネルメモリと128レーンの高速I/O

Diamond Rapidsは16チャネルのメモリをサポートし、DDR5では最大8,000MT/s、MRDIMMでは最大12,800MT/sに対応する。Intelが示した構成では、ソケット当たりのメモリ帯域は最大1.6TB/sとなる。

高速I/Oは128レーンを備え、PCIe 6.0とCXL 3.0に対応する。このほか、プラットフォーム接続用として8レーンのPCIe 4.0を搭載する。大規模なAIサーバーではCPUに複数のGPU、ネットワーク機器、NVMeストレージを接続するため、コア性能に加えてメモリ帯域とI/Oレーン数がシステム全体の構成を左右する。

FHTには、暗号化や圧縮処理を支援するIntel QuickAssist Technology（QAT）、データ転送を支援するData Streaming Accelerator（DSA）、メモリ内データ処理を支援するIn-Memory Analytics Accelerator（IAA）も統合される。機密コンピューティング関連ではIntel TDXとSGXをサポートし、メモリ暗号化機能はDDRとCXLの経路を対象とする。

■SMT非搭載で256コア・256スレッド

Diamond RapidsのPコアは、Intelがハイパースレッディングと呼ぶ同時マルチスレッディング（SMT）に対応しない。最大構成は256物理コア、256ハードウェアスレッドとなる。

SMTは、1基の物理コアで複数のハードウェアスレッドを動かし、コア内部の演算資源を効率的に利用する技術である。ただし、SMTの有無だけでプロセッサー全体の性能は決まらない。コア単体の性能、動作周波数、キャッシュ、メモリ帯域、消費電力、アプリケーションの並列性などを含めた評価が必要になる。

AMDの第6世代EPYC 9006シリーズ「Venice」は、最大256コア、512スレッド、16チャネルのDDR5メモリ、PCIe 6.0を採用する。両製品は物理コア数やメモリ構成で共通点を持つ一方、SMTによるハードウェアスレッド数には最大2倍の差がある。Diamond Rapidsの製品版を使った独立ベンチマークはまだ存在しないため、実際の性能や電力効率、仮想マシンの集約能力は今後の比較対象となる。

ソフトウェアライセンスへの影響は、製品ごとの課金基準を分けて考える必要がある。Windows ServerやOracle Database、VMware Cloud Foundationなどには物理コア数を基準とするライセンス体系があり、SMTによって見える論理プロセッサー数がそのままライセンス数になるとは限らない。一方、SMTの有無によってサーバー1台当たりの処理能力や仮想マシン集約率が変われば、必要なサーバー台数を通じて総費用に影響する可能性がある。導入時には、実際の性能と各ソフトウェアの契約条件を個別に確認する必要がある。

Intelのリップブー・タンCEOは、後継の「Coral Rapids」でマルチスレッディングを導入する方針を示している。Coral Rapidsの詳しい仕様や投入時期は正式に示されておらず、Diamond Rapidsとの性能差も現時点では判断できない。

■Intel 18A-Pを含む自社プロセスで構成

Diamond RapidsのコアチップレットはIntel 18A-P、ベースタイルはIntel 3-T、FHTはIntel 3で製造される。Intelは、パッケージを構成する主要なシリコンタイルを自社の製造プロセスでそろえることで、製品とファウンドリ技術の両面を示す。

Intel 18A-Pは、Intel 18Aと設計ルールの互換性を持つ性能強化版で、2026年6月にリスク生産へ移行した。Intelによると、Intel 18Aとの比較で、同じ消費電力なら9％高い性能、同じ性能なら18％低い消費電力を実現する。これらはプロセス技術についてIntelが公表した数値であり、Diamond Rapids製品としての性能向上率を示すものではない。

Intel 18A世代では、GAAトランジスターのRibbonFETと、チップ裏面から電力を供給するPowerViaが使われる。AMDのVeniceはTSMCのN2プロセスで製造されるが、プロセス名や世代表記だけでは両製品の性能、消費電力、歩留まりを直接比較できない。製品としての評価には、量産版シリコンとシステム全体の測定結果が必要となる。

■APXや強化版AMXを搭載

Diamond Rapidsは、Intel Advanced Performance Extensions（APX）と強化されたAdvanced Matrix Extensions（AMX）を採用する。APXはx86の汎用レジスターを16本から32本へ拡張し、コンパイラーがメモリーアクセスやレジスター間のデータ移動を減らしやすくする命令セット拡張である。

Intelは、APXに対応させたコードでは、従来の命令を使う場合と比べてロードを10％、ストアを20％削減できるとしている。効果を得るにはコンパイラーやソフトウェア側の対応が必要で、実際の性能向上幅は処理内容によって異なる。既存のバイナリーとの互換性は維持される。

AMXは行列演算を高速化する機能で、AI推論や機械学習、科学技術計算などに利用できる。Diamond Rapidsでは対応するデータ形式や演算機能が拡張されるほか、AVX 10.2にも対応する。

■Crescent IslandなどAI向け3製品を紹介

IntelはHot Chips 2026で、Diamond Rapidsに加えて、AI推論向けデータセンターGPU「Crescent Island」と、ノートPCおよびエッジ向けSoC「Wildcat Lake」も紹介した。

Crescent Islandは、32基のXeコアと256基のXMXエンジン、最大480GBのLPDDR5Xメモリを搭載する350Wの空冷PCIeカードとして設計されている。Intelは、大容量メモリを必要とするAI推論を既存の空冷データセンターへ導入しやすくすることを狙う。

Wildcat LakeはIntel Coreシリーズ3として展開され、2基のPコアと4基のEコア、最大17TOPSのNPU、XMXアクセラレーションに対応したXe3グラフィックスを備える。Intel製プロセッサーとして初めてUCIeを採用した製品でもある。

■発売は2027年、性能判断には未公表情報が残る

Diamond Rapidsは2027年の投入が予定されているが、Intelは発売時期を四半期単位では示していない。動作周波数、TDP、価格、ソケット仕様、SKU構成、Panther Cove-Xコアの詳細も未公表である。

最大256コア、1.28GBのLLC、16チャネルメモリ、128レーンのPCIe 6.0およびCXL 3.0という構成は、CPUが多数のAIエージェントやデータ処理、アクセラレーター接続を支えるサーバーを意識したものだ。SMTを採用しない設計が、コア単体の性能や電力効率とどのようなバランスを示すかは、2027年の製品投入後に行われる第三者評価が判断材料となる。

■注目ポイントQ&A

●Diamond Rapidsの主な仕様は何ですか？

最大256基のPコアと1.28GBのLLCを備え、16チャネルのメモリ、PCIe 6.0およびCXL 3.0に対応する128レーンのI/Oを搭載します。DDR5は最大8,000MT/s、MRDIMMは最大12,800MT/sに対応します。

●Compute Building Blockとは何ですか？

Diamond Rapidsの演算部分を構成するモジュールです。1基のCBBは各16コアのコアチップレット4基と、320MBのLLCを搭載するベースタイル1基からなります。最大構成では4基のCBBを搭載し、合計256コアとなります。

●Diamond Rapidsはハイパースレッディングに対応しますか？

対応しません。最大256物理コア、256ハードウェアスレッドとなります。実際の性能は、コア性能やクロック、メモリ帯域、ワークロードの性質を含めて評価する必要があります。

●SMT非搭載でソフトウェアライセンス料は増えますか？

SMT非搭載だけを理由に一律に増えるとはいえません。主要なサーバーソフトウェアには物理コア数を基準とするライセンス体系もあり、論理スレッド数がそのまま課金単位になるとは限らないためです。ただし、処理能力や仮想マシン集約率の違いにより必要なサーバー台数が変われば、総費用に影響する可能性があります。

●発売時期と未公表の情報は何ですか？

Intelは2027年の投入を予定しています。動作周波数、TDP、価格、ソケット仕様、詳細なSKU構成、Panther Cove-Xコアの詳しい設計は公表されていません。

元記事: Diamond Rapids Disclosed: Intel Xeon 7 Packs 256 Cores and Gigabyte Cache, Drops SMT