AMD、TSMC 2nm採用「EPYC Venice」を7月22日に発表へ　Zen 6でサーバー競争を先導

AMDは、現地時間2026年7月22日から23日（日本時間7月23日から24日）にサンフランシスコで開催される「Advancing AI 2026」において、次世代サーバー向けプロセッサ「EPYC Venice」を商用発表する。Veniceは、TSMCの2ナノメートル（nm）プロセス「N2」で量産段階に入った、業界初のハイパフォーマンスコンピューティング（HPC）向けチップとなる。

最大256コアを搭載し、前世代からコア数を33%増やしたほか、AMDは70%の性能優位性を主張している。内部アーキテクチャも根本から再設計されており、企業のインフラ担当者にとっては、今週が新たなサーバー調達を検討する重要なタイミングとなる。また半導体業界にとっては、TSMCのGate-All-Around（GAA）ナノシートトランジスタ技術が、HPC用途で商用規模の量産に対応できることを示す最初の実例となる。

■「Advancing AI 2026」での正式発表と市場への影響

AMDの最高技術責任者（CTO）兼上級副社長であるマーク・ペーパーマスター（Mark Papermaster）氏は、今月上旬にパリで開催された「RAISE Summit」において、「われわれは現在、第6世代に到達している。7月22日と23日のAdvancing AIイベントで、この新世代を投入する」と述べた。条件や留保を付けない発言であり、AMDのアーキテクチャロードマップを担う責任者が新世代製品の投入を直接確認した形だ。

この明確な表現は、Veniceが設計完了を急いでいる段階ではなく、すでに量産段階に入っていることを反映している。AMDは5月、台湾においてN2プロセスを使用した製品の量産立ち上げを発表した。これは、N2プロセスによるHPC設計の量産に企業が踏み切った初の事例となる。将来はTSMCの米アリゾナ拠点でも生産する計画だが、同拠点での量産は早くても2028年以降になる見込みだ。

今回の発表は、単なるサーバーCPUの世代交代にとどまらない。Veniceは前世代の「Turin」と比べてコア数が33%増加し、最大256コアを搭載する。AMDは70%の性能優位性も主張しており、チップ内部のアーキテクチャは根本から再設計された。さらに、インテルの次世代PコアXeonに対するプロセスノード上の先行は、少なくとも2027年末まで続くとみられる。

■TSMCの2nmプロセスとGAAナノシート技術

Veniceの製造プロセスが重視される理由は、トランジスタレベルでの大きな技術革新にある。初代の「Naples」から前世代の「Turin」に至るまで、歴代のEPYCは「FinFET」と呼ばれるトランジスタ技術を採用してきた。FinFETでは、垂直に突き出したシリコンのフィンをゲートが覆う構造を使用する。

これに対してTSMCのN2プロセスでは、積層した水平方向のシリコンチャネルをゲートが360度取り囲む「Gate-All-Around（GAA）」ナノシートトランジスタが、同社として初めて商用導入される。この構造により、ゲートによるチャネルの静電制御が向上し、リーク電流を抑えながら、性能を損なうことなくトランジスタを微細化できる。

TSMCによると、N2プロセスはTurinで使用されるN3Eプロセスと比べ、同じ消費電力で10～15%の性能向上、または同じ性能で25～30%の消費電力削減を実現するという。トランジスタ密度は1平方ミリメートルあたり3億1000万個を超え、N3Eの約2億9200万個から向上している。1ソケットに256コアを搭載するVeniceにとって、重要な改善となる。

AMDのVeniceは、このN2プロセスで量産される業界初のHPC向け製品となる。初期のN2生産能力では、アップルがコンシューマー向け半導体用として最大の割り当てを確保したと報じられている。一方、EPYC Veniceは、熱設計上の要求が厳しく常時稼働するデータセンター環境において、N2プロセスを商用規模で採用する最初の製品となる。

■根本から再設計された「Venice」のアーキテクチャ

Veniceのアーキテクチャは、前世代Turinのチップレット構成を単に踏襲したものではなく、全面的に再設計されている。Zen 5世代のフラグシップであるTurinは、1個の大型I/Oダイ（IOD）の周囲に、それぞれ12個または16個のCPUコアを備えた16個のCore Complex Die（CCD）を配置する構成だった。これに対しVeniceでは、CCDの数を半分に減らし、チップレット1個あたりのコア数を2倍以上に増やしている。

Veniceのフラグシップモデルは、TSMCのN2プロセスで製造された8個のCCDを搭載し、各CCDに32個の「Zen 6c」コアを備える。パッケージ中央には、4nmプロセスで製造された細長い2個のIODが配置される。このデュアルIOD設計は、歴代EPYCが採用してきた1個の大型IODを置き換えるものだ。

デュアルIODには2つの利点がある。I/O処理を分散することで、メモリおよびPCIeルーティングにおける単一ダイのボトルネックを軽減できる。さらに、2個のIODで合計16チャンネルのメモリをサポートし、TurinのSP5プラットフォームが備える12チャンネルから増加することで、ソケットあたり最大1.6TB/sのメモリ帯域幅を実現する。

パッケージには、歴代EPYCでチップ間接続に使われてきた有機基板に代わり、2.5Dアドバンスドパッケージングが採用される。この変更により、従来のマルチダイ設計で帯域幅と遅延のボトルネックになっていたチップレット間のSerDes接続が不要になる。

N2プロセスで製造される各CCDの面積は約165平方ミリメートルで、AMDが示しているコアあたり4MBという割り当てに基づけば、約128MBのL3キャッシュを搭載する。ソケット全体では最大1,024MB（1GB）となる可能性があり、x86サーバープロセッサとして最大規模のオンダイキャッシュとなる。

プラットフォームはPCIe Gen 5からPCIe Gen 6へ移行し、原文で示された帯域幅は各方向で64GB/sから128GB/sへ倍増する。CPUがGPUアクセラレータに継続的にデータを供給する必要があるAIデータセンターでは、この帯域幅上限が重要な制約となる。PCIe 6への対応により、高スループットの推論・学習処理において、CPUが接続先アクセラレータへのデータ転送のボトルネックになることを抑えられる。

一方で、Veniceは後方互換性を維持しない。新しいSP7ソケットはTurinが使用するSP5基盤と互換性がないため、企業がVeniceを導入するには、CPUだけを交換するのではなく、サーバープラットフォーム全体を更新する必要がある。

■インテルとの競争状況と市場シェア

調査会社Mercury Researchによると、AMDは2026年第1四半期、x86サーバーCPUの売上高シェアで過去最高の46.2%を記録した。出荷数量シェアは33.2%だが、AMDは約3分の1の数量で、x86サーバーCPU支出額のほぼ半分を占めている。これはEPYCの普及に加え、AMD製品の平均販売価格が構造的に高いことを反映している。Veniceは、この高価格帯におけるポジションをさらに拡大すると予想されている。

競合製品の投入時期もAMDに有利だ。インテルは、Intel 18Aプロセスを採用し最大288コアを搭載するXeon 6+ Eコアプロセッサ「Clearwater Forest」をすでに提供している。ただし、同製品は高密度のスケールアウト処理を対象としており、Veniceが狙う汎用処理およびAIオーケストレーション市場とは重点が異なる。

Veniceにより直接対抗するインテルのPコアXeon「Diamond Rapids」は、2027年の投入が公式に確認されている。このため、Veniceとインテルの次世代Pコアサーバープラットフォームを企業が同時期に比較できるようになるまで、少なくとも12カ月を要することになる。

AMDの2026年第1四半期のデータセンター部門売上高は、前年同期比57%増の58億ドル（約9396億円、1ドル＝162円換算）に達し、初めてインテルのデータセンター部門売上高を上回った。AMDはVeniceの商用投入によって、この成長軌道を維持・拡大できると見込んでいる。

AMDは、256コアのVenice CPUが、NvidiaのVera Rubinに搭載されるGrace CPUに対してラックレベルで3.3倍の性能を発揮すると主張している。ただし、これはAMD社内のベンチマークによる数値であり、独立した第三者による検証はまだ行われていない。量産システムを使った実環境ベンチマークの結果は、今回のイベントで特に注目される情報の一つとなる。

■統合システム「Helios」と供給面の制約

Veniceは、単体のプロセッサだけでなく、システムの一部としても登場する。AMDのラックスケールAIプラットフォーム「Helios」は、EPYC Venice CPU、Instinct MI455Xアクセラレータ、Pensandoのネットワーク機器を統合した、液冷式のダブル幅ラックシステムである。

Heliosの1ラックには18個のコンピュートトレイが収容され、各トレイには4基のMI455X GPUと1基のVenice CPUが搭載される。ラック全体では、72基のMI455Xアクセラレータ、4600個を超えるEPYC Venice CPUコア、総帯域幅1.4PB/sの31TBのHBM4メモリ、2.9エクサFLOPSのFP4 AI推論演算性能を備える。

MI455Xは、2個のGraphics Compute Dieと2個のメモリコントローラダイで構成され、チップ1個あたり432GBのHBM4を搭載する。16個のHBM4メモリスタックにより、チップ1個あたり19.6TB/sの帯域幅を実現する。

ラック内のスケールアップインターコネクトには、Nvidia独自のNVLinkではなく「UALink-over-Ethernet」が採用される。これはAMD、Broadcom、Cisco、Google、HPE、Intel、Meta、Microsoftなどが参加するコンソーシアムに支持されたオープン標準である。

仕様上のラック内総帯域幅は260TB/sで、NvidiaのNVLink72が持つ259TB/sと競合可能な水準となる。ただし、両システムは異なる物理層の実装を使用するため、実際の性能比較には独立した量産システムのベンチマークを待つ必要がある。

Heliosの導入で重要なのは、顧客が個別部品ではなく、AMDのスタック全体を採用することになる点だ。MI455XのHBM4メモリには2,048ビットの配線用インターポーザが必要で、HBM3eベースのNvidiaプラットフォームとは互換性がない。MI455XカードだけをNvidiaのサーバー基盤へ移行したり、その逆を行ったりすることはできず、切り替えにはシステム全体の更新が必要となる。

供給面にも制約がある。2026年に生産されるHBM4はすべてハイパースケーラー向けに割り当て済みと報じられており、多くの購入者がエンジニアリングサンプルを超える数量を一般に入手できるようになるのは、2027年以降になる見込みだ。

独立系分析会社MLQ AIは、MI455X自体の量産開始を2027年第2四半期と予測している。VeniceとHeliosは今四半期から大手クラウド事業者やハイパースケーラーに提供される可能性がある一方、中堅企業が利用できるようになるまでには、さらに6～12カ月かかる可能性がある。

HeliosとNvidiaのVera Rubin NVL72を比較する企業は、ソフトウェア層も考慮する必要がある。AMDの「ROCm」は改善を続けているものの、AIおよびHPCの幅広い処理において、Nvidiaの「CUDA」エコシステムと同等の広がりや成熟度にはまだ達していない。

■カンファレンスのスケジュールと今後の展望

「Advancing AI 2026」は、現地時間7月22日から23日にサンフランシスコのモスコーニセンターで開催される。水曜日には展示会が開幕し、技術セッション、ワークショップ、歓迎レセプションが行われる。木曜日は午前9時30分（日本時間7月24日午前1時30分）からリサ・スー（Lisa Su）CEOの基調講演が行われ、その後、技術講演、認定関連セッション、分科会、閉会レセプションが続く。

イベントでは100を超えるセッションが予定されている。登壇が確認されているパートナーには、Meta、OpenAI、xAI、Oracle、Microsoft、Cohere、HUMAIN、Red Hatが含まれる。現地参加の登録枠はすでに埋まっているが、AMDは基調講演を公式YouTubeチャンネルで配信する。

今回のセッションでは、SP7およびSP8プラットフォームにおけるVeniceの詳細なSKU構成とコア数、最終的な熱設計電力（TDP）の範囲、インテルの現行Xeon 6製品群に対する価格設定などが明らかになると期待されている。

木曜日の基調講演では、コンシューマー向けZen 6ロードマップが予告される可能性もある。ただし、流出したロードマップ情報は一貫して、デスクトップ向け「Ryzen 10000」が2027年1月のCES 2027で発表され、2027年前半に発売される可能性を示している。

Veniceの商用投入は、AMDだけに関係するニュースではない。TSMC N2で量産される初のHPC製品として、Veniceは24時間365日稼働するデータセンター環境における、初の継続的な歩留まりおよび熱特性データを生み出すことになる。GAAナノシートトランジスタが長時間のHPC負荷でどのように動作するか、どのクロック周波数や熱的余裕で稼働できるかというデータは、Apple、Qualcomm、Nvidia、Broadcomがそれぞれ進めるN2設計計画にも関係する。

インテルにとっては厳しいタイミングだ。Clearwater Forest EコアXeonは提供されているが、SemiAnalysisの独立分析によると、同じコア数で比較した場合、前世代からの性能向上は約17%にとどまった。この結果は、今世代のIntel 18Aプロセスが、競争力を大幅に高める手段というよりも、歩留まり改善のための学習機会として機能している可能性を示唆する。Veniceとより直接競合するPコア製品のDiamond Rapidsは、Intel 18A-Pプロセスを使用し、2027年半ばまで登場しないとみられている。

VeniceのZen 6マイクロアーキテクチャは、将来デスクトップPCやノートPC向けRyzenに展開されるコンシューマー向け半導体の先行例でもある。Veniceに組み込まれたクロックあたり命令実行数の改善、分岐予測の改良、キャッシュアーキテクチャの変更はRyzen 10000シリーズの基盤になる。このため、今回のサーバー製品発表は、AMDのロードマップを追うPCユーザーにとっても、次回のCPU更新に向けた性能基盤を初めて確認できる機会となる。

■注目ポイントQ&A

●AMD EPYC Veniceとはどのようなプロセッサで、前世代と何が異なりますか？

EPYC Veniceは、Zen 6アーキテクチャを採用し、TSMCの2nmプロセスで製造されるAMDの第6世代サーバー向けプロセッサです。TSMC N2で量産段階に入った、業界初のHPC向けチップでもあります。

前世代のEPYC Turinでは、それぞれ12個または16個のコアを搭載する16個のCCDを使用していました。Veniceは32コアのCCDを8個使用し、フラグシップモデルのコア数を33%増の256コアとします。新しいSP7ソケットは16チャンネルのメモリと最大1.6TB/sの帯域幅に対応し、PCIe Gen 6も採用します。また、FinFETに代わり、TSMCのGAAナノシートトランジスタを採用します。

●Venice搭載システムはいつ購入可能になり、誰が最初に入手できますか？

AMDは、最初のVenice搭載システムを2026年第3四半期に出荷する見込みです。ただし、Heliosラックに必要なHBM4メモリは2026年中、ハイパースケーラー向けに全量が割り当てられていると報じられています。MI455Xアクセラレータの量産は2027年第2四半期になるとの独立系アナリストの予測もあります。

AMDの主要なハイパースケールパートナー以外の企業は、Heliosラック全体の導入について、少なくとも2027年初頭まで供給が限られると見込む必要があります。一方、HeliosのGPU構成を伴わないVenice単体のCPUサーバーは、異なる出荷時期になる可能性があり、詳細はイベントで明らかになる見込みです。

●HeliosプラットフォームをNvidia製品と比較する際の注意点は何ですか？

Heliosの採用は、GPUだけの更新ではなく、インフラ全体に関わる選択です。MI455Xは2,048ビットのインターポーザ上にHBM4メモリを搭載しており、HBM3eベースのNvidiaプラットフォームとは物理的・電気的な互換性がありません。Helios向けGPU基盤をNvidia製ハードウェアで再利用したり、その逆を行ったりすることはできません。

AMDのROCmは大きく改善しているものの、AIフレームワーク、科学技術計算ライブラリ、第三者製ツールを含むCUDAの対応範囲にはまだ及びません。既存の処理がCUDAを前提としている場合は、移行に伴う運用コストを考慮する必要があります。

HeliosとVera Rubin NVL72の比較では、Heliosが備えるラックあたり31TBのHBM4メモリ容量と、Vera Rubin NVL72の約20.7TBという容量の違いに加え、Nvidia側のより成熟したソフトウェア環境と、実績のあるインターコネクト性能を考慮する必要があります。

●デスクトップ向けのZen 6プロセッサはいつ登場しますか？

デスクトップ向けZen 6は2026年中には登場せず、コードネーム「Olympic Ridge」、製品名「Ryzen 10000」シリーズとして、2027年1月のCES 2027で発表される可能性が示されています。一般向けの発売は2027年前半になると予想されています。

AMDは、AM5ソケットのサポートを少なくとも2029年まで継続すると確認しています。このため、現在のB650、X670、X870マザーボードでも、BIOSアップデートによってRyzen 10000を利用できるとみられます。

元記事: EPYC Venice Arrives Wednesday: AMD’s Zen 6 on TSMC 2nm Resets Server Race