NVIDIA次世代AIチップ「Rubin Ultra」、現行よりメモリ容量減の可能性　2027年の調達計画に再検討迫る

NVIDIAが2027年の主力と位置づける次世代AIチップ「Rubin Ultra」について、現行モデルよりも搭載メモリ容量が少なくなる可能性が報じられている。DRAMの構造的な供給不足などを背景に、同社が複数のメモリ構成を評価しているためだ。最終的な仕様は未確定だが、AIインフラの導入を計画する企業やクラウド事業者は、想定スペックの引き下げを視野に入れて調達計画を見直す必要が生じる可能性がある。

■1つだった選択肢が4つに

NVIDIAが過去2年間にわたり2027年の最高性能モデルとして位置づけてきたAIチップが、置き換え対象となる現行チップよりも少ないオンパッケージメモリを搭載して登場する可能性がある。8月4日に公開されたTrendForceの市場調査レポートによると、NVIDIAはAIアクセラレータ「Rubin Ultra」向けに4種類の広帯域メモリ（HBM）構成を評価している。この中には、8層（8-Hi）のHBM4を採用する選択肢も含まれており、調査会社SemiAnalysisによれば、この仕様でのオンパッケージメモリは192GBになるという。この数値は、現行の「Vera Rubin」GPUが搭載する288GBを33%下回る。つまり、「Ultra」の名を冠するプラットフォームが、先行する通常版Rubinよりもメモリ容量を減らした状態で顧客に提供される可能性があるということだ。

これは、従来の意味での設計上の失敗ではない。供給上の問題が設計に影響を及ぼしているのである。2024年以降、あらゆる層のコンピューティング製品でメモリの供給を圧迫してきたDRAMの構造的な不足は、いまや世界で最も期待されるAIチップの販売価格を制約するだけでなく、その仕様自体を左右する段階に達している。

2026年第3四半期以降、NVIDIAはRubin UltraのHBM構成について、当初の12-Hi HBM4E設計に加え、8-Hi HBM4E、12-Hi HBM4、8-Hi HBM4も評価対象に含めている。最終仕様はまだ決まっていない。TrendForceの8月4日付レポートによると、NVIDIAは2025年から2026年上半期まで、Rubin Ultraの基本設計を12-Hi HBM4Eとしていた。2026年第3四半期初めに評価対象を拡大した背景には、供給面で2つの制約がある。1つは、2027年に予想されるDRAM全体の不足によって、メモリメーカーがHBM生産に割り当てられるウェハー生産能力が制限されることだ。もう1つは、特に12-Hi HBM4Eについて、認定スケジュールと量産歩留まりの向上に不確実性が残っていることである。

一方、半導体調査会社SemiAnalysisは、TrendForceが提示した4つの選択肢という枠組みよりも、状況がすでに固まっている可能性があると別途報じている。Rubin Ultraの主力SKUは引き続きHBM4を使用し、理論上のピークFLOPSは変わらないものの、HBM構成は現行Rubinの12-Hi・288GBから、8-Hi・192GBに縮小されたという。NVIDIAはいずれの報道についても公に確認していない。

■「Ultra」が現行Rubinより少ない192GBとなる可能性

ここで重要なのは、Rubin Ultraが実際に提供する仕様と、GTC 2026で示された仕様との比較ではない。Rubin Ultraが提供する可能性のある仕様と、Ultraではない通常版Rubinがすでに備えている仕様との比較である。

2026年6月に本格生産に入った現行のVera Rubin GPUは、12-Hiスタック構成で288GBのHBM4を搭載し、8つのスタック全体で毎秒22TBの総メモリ帯域幅を提供する。SemiAnalysisが示すシナリオでは、同じ8スタック構成で8-Hi HBM4を採用するため、容量は192GBとなる。これは、Rubin Ultraが性能を向上させるはずの現行チップと比べ、GPUあたり96GBの減少を意味する。

この比較の背景にあるのが、HBMのスタック高をめぐるトレードオフである。同じ世代のHBMでは、スタックあたりのDRAMダイの層数を12-Hiから8-Hiに減らすと、スタックあたりのメモリ容量が約3分の1減少する。Vera Rubin向けに現在生産されている12-Hiスタックを実現するには、各DRAMダイを約50マイクロメートルまで薄くする必要がある。8-Hiスタックは積層するダイが少なく、スタックあたりのシリコン貫通電極（TSV）による接続数も減るため、高い歩留まりで製造しやすい。ウェハーの割り当てが制限される状況で、8-Hiが魅力的な選択肢となるのはこのためだ。スタックあたりの層数を減らせば、GPUあたりの容量は減る一方、同じ総ウェハー投入量から出荷できるGPUの数は増える。TrendForceが指摘するように、同一世代ではDRAMスタックの層数が、GPUあたりのHBM容量と出荷可能なGPU数とのトレードオフを左右する。

■AIスループットを左右するI/O速度の差

HBM4とHBM4Eの選択は単なる容量の問題ではなく、AIワークロードのスループットに直接影響する帯域幅の問題でもある。

TrendForceの8月4日付レポートによると、HBM4Eが予定通りに認定を終えて量産に入れるかどうかによって、Rubin UltraのI/O速度を前世代Rubinのピンあたり毎秒8〜11.7ギガビット（Gbps）から14〜16Gbpsへ引き上げられるか、HBM4の設計最適化による11〜12Gbpsにとどまるかが決まるという。HBM4を採用した場合の11〜12Gbpsと、HBM4Eを採用した場合の14〜16Gbpsとの差は、約25〜35%に相当する。

大規模言語モデル（LLM）の推論では、メモリ帯域幅がスループットの主要な制約になることが多い。購入者が14〜16Gbpsを前提に計画していたにもかかわらず、GPUがピンあたり11〜12Gbpsしか達成できなければ、帯域幅の影響を受けやすい推論ワークロードでは、トークン出力もそれに応じて低くなる。大規模推論向けにRubin Ultraを導入する企業は、NVIDIAが公表するまで、HBM仕様を確定済みの技術仕様ではなく、重要な調達上の変動要因として扱うべきである。

HBM4Eは、より高い電圧で動作する物理層インターフェースと強化された信号調整により、HBM4よりも高いピンあたりデータレートを実現する。HBM4は2025年4月に標準化され、2,048ビット幅のインターフェースでピンあたり最大8Gbps、スタックあたり最大毎秒2TBの帯域幅を提供する。拡張版のHBM4Eは、同じ2,048ビット幅のインターフェースを大幅に高いデータレートで動作させることで、ピンあたり14〜16Gbps、スタックあたり最大毎秒4.1TBを目標とする。スタックあたりの帯域幅の差は、Rubin Ultra GPUに搭載される8つのスタック全体に積み上がり、チップ全体では大きな総スループットの差となる。

■過去半年で3度目となる供給起因の仕様縮小

Rubin UltraのHBM構成見直しは、単独で発生したものではない。TrendForceは、現在では3つの異なるメモリサブシステムに及ぶ、供給事情に起因した仕様縮小のパターンを報告している。

2026年上半期には、広範なDRAM不足によって供給が逼迫したため、サーバーOEMやクラウドサービス事業者がサーバー構成のRDIMM容量を削減した。続いてNVIDIAは、LPDDR5Xの供給制約が2027年まで続く可能性が高いと判断し、次世代Vera Rubin SuperchipモジュールのSOCAMM容量を半減させることを決めた。これにより、Vera CPUスロットあたりの標準構成は192GBから96GBへ縮小された。そして現在、HBMの仕様自体が見直されている。これらを総合すると、個別の技術的調整が相次いでいるというより、供給不足がNVIDIAの仕様を継続的に左右している構図が浮かぶ。

2027年のHBMのビット出荷量は前年比50〜60%増えると予測されているが、TrendForceのHBM供給分析によると、この伸びでも需要の増加には追いつかないという。この状況では、HBMメーカーが2027年を通じて価格決定力を維持すると予想され、大幅な価格上昇も広く見込まれている。TrendForceによれば、AIチップベンダーはHBM供給の制約と調達コストの上昇という二重の課題に直面し、容量の少ないHBM構成を採用する動機が強まるという。

背景にある制約は構造的なものだ。同じ1GB分を製造する場合、HBMは標準的なDRAMの約3〜4倍のウェハー面積を必要とする。一方、HBMはコモディティDDR5と比べ、ウェハーあたり3〜5倍の売上高を生み出す。経済合理性からメーカーは生産能力をHBMへ振り向けるが、HBMを製造する能力を増やすほど、同じ量のウェハーから製造できる従来型DRAMは少なくなる。現在建設や立ち上げが進む新しいファブが本格的な生産量をもたらすのは、早くても2028年になると見込まれている。平沢（ピョンテク）にあるSamsungのP5メガファブは2028年後半の量産開始を目指し、SK HynixのM15X施設は2027年半ばまでに初期稼働する予定である。

■なぜHBM4Eの量産認定が重要なのか

Rubin Ultraの見直しを促す2つ目の要因は、HBM4Eの製造成熟度にある。SK Hynixは2026年6月、従来示していた同年下半期という予定より早く、主要顧客へ12層HBM4Eのサンプルを提供したことを確認した。同社は予定通りの量産開始に向け、顧客と緊密に協力しているという。しかし、サンプルを提供することと、12-Hiのスタック高で顧客認定を終え、高い歩留まりで量産できるようになることは、実質的に異なる段階である。

12-HiのHBMスタックは製造が極めて複雑である。業界関係者は、積層数を増やした製品を大規模に製造する際には非常に大きな課題があり、特にウェハーの薄型化が中心的な問題になると指摘している。積層前に各DRAMダイを約50マイクロメートルまで薄くする必要があり、量産規模で数十億個のダイを均一に研削できるかどうかが歩留まりを左右する。特にHBM4Eで12-Hiのスタック高とピンあたり14〜16Gbpsを両立するには、物理的な積層を成立させるだけでなく、高速PHYインターフェースが量産品全体にわたって高いデータレートで安定して動作しなければならない。認定が完了し、歩留まりが十分に向上するまで、12-Hi HBM4Eを2027年に量産するという選択肢には不確実性が残る。

■クラウドインフラへの影響

複数のクラウドサービス事業者も、次世代の自社製AI ASIC向けに、より少ないHBM容量を検討している。この供給圧力はNVIDIAだけに限られないことを示している。Google、Microsoft、Meta、Amazonなどのハイパースケーラーは、NVIDIA製品と同じHBMの供給枠をめぐって競合する独自のAIアクセラレータを開発している。

TrendForceは、Rubin Ultraの最終構成はメモリメーカーによるウェハー割り当ての判断に左右されるとみている。つまり、チップの仕様はNVIDIAだけで決められるのではなく、部分的には製造側の事情によって決まることになる。この構図は、世代ごとにAIハードウェアの条件を主導してきた同社にとって異例である。NVIDIAとSK Groupは2026年7月25日、HBM4の長期的な共同開発を含む5,000億ドル超（約79兆円、1ドル＝158円換算）の戦略的パートナーシップを発表した。優先的な供給枠を確保するには、小規模な顧客には難しい複数年のコミットメントが必要となるため、この取引もそうした長期的な枠組みで構成されている。

■メモリメーカーが得るものと失うもの

仕様の見直しは、主要なHBMメーカー3社に異なる影響をもたらす。Rubin Ultraの標準構成がHBM4Eから大規模に移行すれば、技術的な製造難度が高く、利益率も高いHBM4Eを必要とする需要の割合が大きく減る。TrendForceは、2027年のHBM需要全体のうち、HBM4Eが約40%を占めると予測している。Rubin Ultraが広範にHBM4へ変更されれば、この比率は下方修正され、メモリメーカーの製品別売上構成や、HBM4Eが標準的なHBM4に対して確保できる1GBあたりの価格上乗せにも影響が及ぶだろう。

ただし、その影響によって2026年のDRAM価格の基調が反転するわけではない。HBM4Eの需要を抑える制約は、DRAM市場全体の供給不足を続かせている制約と同じだからだ。SK Hynixのクァク・ノジョンCEOは、2027年の供給状況が業界史上最悪になると公に述べている。Micronのサンジェイ・メロトラCEOも、2027年を過ぎても供給逼迫が続くとの見方を同社の基本シナリオとして示している。Rubin Ultra GPUあたりのHBM4E搭載量が減れば、価格上昇の勢いをいくらか弱める可能性はあるが、市場の方向性を反転させるものではない。

■2027年のAIインフラ計画にとっての意味

2026年下半期に向けた未解決の問題は、生産計画が確定する前に、12-Hi HBM4EがNVIDIAの認定基準を満たし、当初の仕様へ戻せるかどうかである。基準を満たせなければ、前世代からメモリ帯域幅を大幅に向上させる製品と位置づけられていたRubin Ultraは、AIハードウェア市場が期待するよりも小幅なアップグレードとして登場する可能性がある。

2027年のインフラ導入を検討している企業やハイパースケーラーは、最上位チップの仕様が、依然としてチップ設計会社の制御外にある要因によって左右される調達環境に直面している。実務上の意味は明確だ。GPUあたり384GBを前提に、ワークロードのサイジング、必要なラック数、トークンあたりのコストを見積もってきた購入者は、GPUあたり192GB、I/O速度11〜12Gbpsという条件でも代替計画を作る必要がある。現行Rubinよりもオンパッケージメモリが少なく、HBM4Eを採用した場合よりも帯域幅が低いチップは、2025年の計画時に評価されていたものとは異なる。生産計画が確定する前に、これらの試算を更新しておく必要がある。

■注目ポイントQ&A

●なぜRubin Ultraは通常のRubin GPUよりも少ないメモリで出荷される可能性があるのですか？

TrendForceの8月4日付レポートによると、HBMのスタック高を12-Hiから8-Hiへ変更する案が検討されている背景には、2つの供給上の圧力があります。第一に、2027年に深刻化すると予想される構造的なDRAM不足により、メモリメーカーがHBM生産に割り当てられる総ウェハー生産能力が制限されます。第二に、Rubin Ultra向けに当初予定されていた12-Hi HBM4E構成では、顧客認定と量産歩留まりの向上がまだ完了していません。同じ世代のHBMで12-Hiから8-Hiへ変更すると、スタックあたりのメモリ容量は約3分の1減りますが、製造歩留まりが向上し、同じウェハー投入量からより多くのGPUを出荷できます。NVIDIAは現在、このトレードオフを評価しているとされています。

●HBM4とHBM4Eの違いは何ですか？また、AIワークロードにとって重要なのはなぜですか？

HBM4とHBM4Eはいずれも、HBM3の2倍にあたる2,048ビット幅のインターフェースを使用しますが、ピンあたりのデータレートが異なります。HBM4はピンあたり8〜11.7Gbpsで動作し、設計を最適化したRubin Ultraでは11〜12Gbpsに達する可能性があります。一方、HBM4Eは、より高い電圧で動作する物理層インターフェースによってピンあたり14〜16Gbpsを目標とし、HBM4のスタックあたり約毎秒2TBに対して、最大毎秒4.1TBを提供します。大規模言語モデルの推論では、メモリ帯域幅がGPUの1秒あたりのトークン処理数を制限することが多いため、約25〜35%のI/O速度差がスループットへ直接影響します。帯域幅の影響を受けやすい推論ワークロードを運用する購入者は、HBM仕様を重要な性能上の変動要因として扱う必要があります。

●HBMのスタック高のトレードオフは技術的にどのように機能するのですか？

各HBMスタックは、垂直に積層された複数のDRAMダイと、それらを接続するシリコン貫通電極（TSV）で構成されます。12-Hiスタックは12個のDRAMダイ、8-Hiスタックは8個のDRAMダイを使用します。各ダイは積層前に約50マイクロメートルまで薄くする必要があり、量産規模ですべての層のTSVを正確に接続することが、積層数の多い製品ほど製造を難しくする要因です。12-Hiから8-Hiへ変更すると、スタックあたりのメモリ容量は約3分の1減りますが、歩留まり上の課題は大幅に軽減されます。また、HBMは同じビット数を製造するために従来型DRAMの3〜4倍のウェハー面積を必要とするため、各スタックを製造しやすくすれば、割り当てられたウェハーからより多くのGPUを出荷できます。DRAM不足と重なったこの経済的圧力により、仕様が低くなるにもかかわらず、8-Hiが魅力的な選択肢となっています。

●企業のIT部門やクラウドインフラの購入者は今、何をすべきですか？

Rubin Ultra GPUあたり384GBのHBMを前提に規模を算定した2027年のAIインフラ計画は、見直す必要があります。TrendForceが示した4つの候補のうち、どの構成が最終的に出荷されるかは確定していません。慎重な対応としては、288GBのRubin同等シナリオ、SemiAnalysisが主力構成として報じた192GBのシナリオ、HBM4Eの認定が成功した場合に残る当初仕様の384GBという3つのモデルを並行して用意することが考えられます。必要なラック数、ネットワーク帯域幅、トークンあたりのコスト予測は、シナリオによって大きく変わります。NVIDIAは最終仕様を公表しておらず、現在示されている仕様に依存する購入者は、供給制約によって過去半年間に少なくとも2度見直されたロードマップを前提に計画していることになります。

元記事: NVIDIA Rubin Ultra AI Chip May Deliver Less HBM Than Rubin, Forcing Procurement Replanning