AMD、2nm採用「EPYC Venice」とAIラック「Helios」を発表　供給時期とROCm成熟度が焦点に

AMDは米国サンフランシスコのMoscone Westで「Advancing AI 2026」を開幕し、TSMCの2nm（N2）プロセスで量産に入るx86サーバープロセッサ「EPYC Venice」、GPUアクセラレーター「Instinct MI450」シリーズ、これらを統合するラック規模AIシステム「Helios」を発表した。エンタープライズのインフラ担当者にとって、AMDはMeta、Microsoft、Oracle、OpenAIのコミットメントを背景に、現行世代のAIスタックを市場に投入したことになる。一方で、Intelの直接的な対抗製品は早くても2027年半ばとみられており、今四半期にサーバーCPUを評価する企業にとっては重要な調達判断の節目となる。

今回の発表が単なる製品発表にとどまらないのは、VeniceがTSMC N2ノードで継続的な量産に入る業界初の高性能コンピューティング（HPC）チップとなるためだ。今後数カ月、実データセンターで得られる熱特性、歩留まり、持続負荷時の性能データは、同プロセスで設計を進める主要半導体企業から注目される。AMDのリサ・スーCEOによる基調講演は米太平洋時間7月23日午前9時30分（米東部時間午後0時30分、日本時間7月24日午前1時30分）に予定されており、Heliosの導入時期、ROCmソフトウェアの進展、2027年に向けたMI500シリーズのロードマップ初公開について言及するとみられている。

■TSMC 2nmを採用した第6世代EPYC Veniceの構造改革

EPYC Veniceにおける最大の進化は、コア数そのものではなく、それを可能にしたトランジスタ技術にある。VeniceはTSMCのN2プロセスで製造される初のサーバープロセッサであり、2011年のIntel 22nm世代以来、業界標準となってきたFinFET構造から、Gate-All-Around（GAA）ナノシート構造へ移行する。

FinFETではゲートが垂直方向のシリコンフィンの3面に接する。一方、GAAナノシート構造では、シリコンとシリコンゲルマニウムの水平シートを積層してトランジスタチャネルを形成し、ゲート材料が各ナノシートを360度取り囲む。これにより電流リークを抑え、スイッチング信頼性を損なわずにトランジスタを小型化できる。TSMCの評価では、前世代EPYC Turinが採用したN3Eノードと比較して、同等電力で10〜15%の性能向上、または同等性能で25〜30%の消費電力削減が見込まれる。トランジスタ密度は1平方ミリメートルあたり3億1000万個超で、N3Eのおよそ2億9200万個を上回る。

このプロセス上の優位性を反映し、Veniceの物理構造は単なる更新ではなく再設計に近い。従来のEPYC世代では、12〜16個のCore Complex Die（CCD）を大型の単一I/Oダイ（IOD）の周囲に配置していた。VeniceではCCD数を8個に減らす一方、チップレットあたりのコア数を倍以上に増やしている。TSMC N2で製造される各CCDには32個のZen 6cコアが搭載され、最上位構成では1ソケットあたり256コアとなる。大型の単一IODは廃止され、4nmプロセスで製造された2つの細長いIODがパッケージ中央に配置され、メモリとPCIeのルーティング負荷を2つのダイに分散する。

このデュアルIOD構成により、メモリサブシステムの帯域幅はTurinからほぼ3倍に拡大する。Veniceは16チャンネルのDDR5メモリをサポートし、1ソケットあたり最大1.6 TB/sの帯域幅を提供する。Turin世代の約614 GB/sと比べて大幅な増加だ。またPCIe Gen 6の採用により、レーンあたりの帯域幅は各方向で64 GB/sから128 GB/sへ倍増する。AIデータセンターでは、CPUがGPUアクセラレーターへ重みやアクティベーションテンソルを継続的に転送する必要があるため、このホストからアクセラレーターへの帯域上限は重要になる。Veniceは、TurinのPCIe Gen 5インターフェースでは維持できなかったGPUへのデータ供給スループットを支えられる。

新たに採用されたSP7ソケットは、現行Turinサーバーが利用するSP5インフラとは物理的にも電気的にも互換性がない。そのため、企業が導入する場合はCPUの差し替えではなく、マザーボード、メモリ、シャーシを含むプラットフォーム全体の刷新を計画する必要がある。AMDは2026年5月、TSMCの台湾拠点でVeniceシリコンの量産立ち上げを確認した。将来的にはTSMCのアリゾナ拠点での生産も予定されているが、同拠点での量産は2028年より前には見込まれていない。

AMDのCTOであるMark Papermaster氏は、今月初めにパリで開かれたRAISE Summitで、発表時期について「われわれは現在、第6世代にいる。7月22日と23日のAdvancing AIイベントで、この新世代を展開する」と述べていた。

■ラック規模システムHeliosとInstinct MI450シリーズの性能

GPU戦略の中心となるのは、AMDのCDNA 5アーキテクチャに基づく3種類のチップだ。Heliosラックに搭載される「MI455X」は、AMDのこれまでで最も先進的なアクセラレーターとなる。「MI450X」は大規模AI学習と推論を対象とし、「MI430X」はAIスループットよりFP64精度を重視するHPCやソブリンAI向けのワークロードを狙う。

MI455Xは16スタック構成で合計432 GBのHBM4メモリを搭載し、1チップあたり19.6 TB/sのメモリ帯域幅を提供する。HBM4世代では2,048ビットのルーティングインターポーザを採用しており、HBM3eの1,024ビット構成の2倍となる。これにより、消費電力を比例的に増やすことなく広帯域化を実現する。ただし、この構造はインフラ購入者にとって重要な物理的非互換性も生む。MI455XカードはNVIDIAサーバーインフラへ移設できず、NVIDIAのHBM3eベース機器もMI455Xカードを採用できない。Heliosを選ぶデータセンターは、部品単位の購入ではなく、プラットフォーム全体の選択を行うことになる。

Heliosは、ダブルワイドラックに72基のMI455Xアクセラレーター、EPYC Venice CPU、Pensando Vulcano 800 Gbpsネットワークインターフェースカードを統合する。18基のコンピュートトレイには、それぞれ4基のMI455X GPUと1基のVenice CPUが搭載される。ラック全体では31 TBのHBM4メモリと1.4 PB/sの合計帯域幅を備え、複数システム間でテンソル並列を組まずに、数千億パラメーター規模のモデルの重みと相当量の推論キャッシュを単一ラック内に保持できる。AMDは同ラックについて、FP4推論で2.9 exaFLOPS、FP8学習で1.4 exaFLOPSの性能を示しているが、これらの数値はまだ独立したMLPerfベンチマークには提出されていない。

消費電力は1ラックあたり約140 kWで、NVIDIA Vera Rubin NVL72の約190〜230 kWと比べると、電力密度の制約を抱えるデータセンターにとって意味のある差となる。総推論性能ではVera Rubin NVL72が優位で、AMDの公表値ではVera Rubin NVL72がFP4で3.6 exaFLOPS、Heliosが2.9 exaFLOPSとなる。FP8学習では差はさらに広がる。一方、Heliosの構造的な強みはメモリ容量であり、Vera Rubin NVL72の約20.7 TBに対して31 TBのHBM4を備える。

Helios内部のGPU間接続には、AMDのオープン標準であるUALinkプロトコルが使われる。初期のH2 2026システムでは、Astera Labsなどのパートナーによる専用UALinkスイッチングシリコンが2027年まで量産準備を終えないため、Broadcomと共同設計したスイッチファブリックを用いるUALink-over-Ethernet構成となる。ラック内のスケールアップ帯域幅は合計260 TB/sで、紙の上ではNVIDIAのNVLink72の259 TB/sに匹敵する。ただし、AIトークンが専門化されたサブネットワーク間を頻繁に行き来するmixture-of-experts型モデルでの実運用ルーティング性能は、公開された独立ベンチマークではまだ検証されていない。

AMDとMicrosoftは、Broadcom、Cisco、Google、HPE、Intel、Metaとともに、2024年5月に設立されたUALink Consortiumの創設メンバーだった。2025年4月に批准され、2026年4月にIn-Network Compute関連の規定を加えて更新されたUALink 1.0仕様は公開されており、現在は85社超のメンバー企業が支えている。AMDとMicrosoftが共同で策定したオープン標準に基づくHeliosをAzureが展開することは、このコンソーシアムが目指していた検証イベントでもある。Microsoftは7月20日、推論ワークロード向けのND MI455X v7、約500物理コアと4 TB RAMを備えてエージェント型AIのオーケストレーションを狙うHDv2 EPYC Veniceインスタンス、最大5 GHzのクロック速度でEDAや科学技術計算を対象とするHXv2という、3つの新しいAzure VMファミリーへのコミットメントを発表している。

■供給の現実：ハイパースケーラー優先とエンタープライズの調達時期

AMDが公表した仕様やパートナー発表には、同社がイベント資料で大きく前面に出していない供給上の制約がある。2026年生産分のHBM4は、報道によればすべてハイパースケール顧客向けに割り当て済みであり、多くの購入者にとってエンジニアリングサンプルを超える数量が一般提供されるのは2027年になる見込みだ。独立分析では、MI455Xの量産開始は2027年第2四半期とされている。AMDは一律延期との報道をすぐに否定したが、「2026年下半期にハイパースケーラーへ出荷する」ことと、「一般企業が調達できる」ことの違いは、Meta、Oracle、OpenAI、Microsoft以外の購入者にとって重要だ。

Oracleは、5万基のAMD Instinct MI450 GPUを用いた市販AIスーパークラスターを提供する最初のパブリッククラウド事業者になるとみられており、2026年第3四半期に提供を開始する予定だ。このサービスにより、企業はHeliosハードウェアを購入する資本コミットメントなしに、ハードウェア自体の一般提供に先立ってMI450の計算能力へ間接的にアクセスできる。

HeliosのGPU構成やHBM4の制約を伴わない単体のVenice CPUサーバーは、より早く、より広い提供スケジュールになるとみられる。AMDは、Veniceベースの最初のシステムが2026年第3四半期に出荷されると説明している。SP7およびSP8プラットフォームのSKU構成、コア数の階層、最終的な熱設計電力の範囲、Intel Xeon 6ラインアップに対する価格設定などは、イベント初日のセッションで明らかになると見込まれる未解決点だ。

■ROCm対CUDA：推論ワークロードにおける投資対効果の評価

Heliosが何を実行できるかは、ハードウェア仕様だけでは決まらない。AMDのソフトウェアスタックが本番環境でその性能を引き出せるかが重要だ。開発チームやインフラチームがAMDを評価する際の実務上の問いは、AMDのオープンソースCUDA代替であるROCmが、自社ワークロードに十分かどうかにある。

2026年5月にリリースされたROCm 7.2.4は、PyTorch 2.7.0で第一級のコンピュートバックエンドとして受け入れられ、vLLMとSGLangでも公式サポートされた。これらのフレームワークを使う標準的な大規模言語モデル（LLM）推論では、独立分析においてROCmベースのAMD GPUは同等のNVIDIA H100の約90〜95%のスループットに達するとされる。現在のクラウド市場価格では、AMDハードウェアは同等のNVIDIAハードウェアに対して15〜30%のコスト優位を持ち、多くの推論ワークロードでは性能差を上回る価格差となる。

残る差は具体的で、一部のチームには大きな意味を持つ。NVIDIAの最適化済み推論エンジンであるTensorRT-LLMには、ROCmで完全に同等な代替はない。NVIDIAのHopperテンソルコアアーキテクチャから大きなスループットを引き出すFlashAttention 3もHopper専用であり、AMDでは利用できない。学習ワークロードでは、独立分析により、同等ハードウェアでROCmはCUDAに対して20〜30%の不足があると推定されている。これは推論での差より大きく、モデルを定期的にファインチューニングするチームでは影響が積み重なる。企業が長年かけて作成、調整してきたカスタムCUDAカーネルは、カーネルの複雑さに応じて軽微なものから大規模なものまで、個別の移植作業が必要になる。

NVIDIAのCUDAエコシステムには18年の先行期間がある。2006年に登場したCUDAは、GPUコンピューティングを支えるドキュメント、ライブラリ、コミュニティ回答、フレームワーク最適化を積み重ねてきた。2026年6月に公開された分析では、NVIDIAのソフトウェアエコシステム上の優位性は、最適化された本番環境では30〜99%分の追加ハードウェア能力に相当すると推定された。AMDが企業向けに示す論点は、AI計算支出の中で推論ワークロードが最も速く伸びており、2026年時点のROCmは多くの本番推論に十分で、そうした用途ではコスト優位がエコシステム上の摩擦を上回るというものだ。この主張はPyTorchネイティブの推論パイプラインでは説得力がある。ただし、学習中心の導入やCUDAカーネルに依存するワークフローには、まだそのまま当てはまるわけではない。

■開発者向けトラック：OpenClaw、ハイブリッドエージェント、ROCm認定

カンファレンスの開発者向けトラックは、AMDのオープンソースエージェント型フレームワーク「OpenClaw」を中心に構成されている。これはAdvancing AI 2026のハンズオンプログラミングの一部として紹介されたもので、vLLMまたはSGLangをモデルサーバーのバックエンドに使い、人間の介入を最小限に抑えてタスクを計画、実行、反復できるマルチモーダル、マルチエージェントAIシステムを実現する。

3つのワークショップは、AMDが「Agent Computer」構想と呼ぶアーキテクチャを扱う。これは、レイテンシに敏感な処理やプライベートな計算をローカルのRyzen AI PCへ振り分け、フロンティア級の推論をクラウド上のInstinct GPUへ送るハイブリッドシステムだ。この構成に組み込まれた経済的な主張は、並列化可能なローカル作業をCPU層に逃がすことで、クラウドGPUのトークン単価を下げるというものだ。これは、エージェント型AIの展開において、ミドルウェア、データベースクエリ、APIルーティングのCPU並列実行がパイプライン時間の多くを占めるという背景を踏まえ、EPYCの高いコア数をオーケストレーション上の強みとして位置づけるAMDの広い戦略を反映している。

会場では4時間のROCm Certified Associateワークショップも用意されている。GPUアーキテクチャ、HIPプログラミング、ベンチマーキング、rocprofによるプロファイリング、PyTorch最適化を扱う内容で、公開カンファレンスイベントで提供される初の正式なAMD GPU認定資格となる。

■TSMC 2nm実動データへの高い注目とAMDの市場ポジション

Veniceの重要性は、AMD自身の収益見通しを超えている。TSMC N2で量産に入る初のHPCプロセッサとして、Veniceは24時間365日のデータセンター負荷条件下で動作するGAAナノシートトランジスタについて、初めて継続的な実環境データを生み出すことになる。熱挙動、歩留まりの安定性、クロック周波数の分布、HPC規模の電力密度における劣化パターンといった情報は、Apple、Qualcomm、NVIDIA、Broadcomがそれぞれ自社のN2テープアウト計画に織り込む情報となる。

Appleは、TSMC N2の初期生産能力の最大シェアを消費者向けシリコン用に確保したと報じられている。Veniceは、熱的要求が高く、常時稼働し、消費者向けワークロードのようなバースト動作ではなく最大利用率で動くHPC規模でN2を実証する最初の設計となる。初期のVenice導入から得られる業界ベンチマークデータは、競合設計がN2上で熱的余裕をどのように見積もるかに直接影響する。

Intelにとって、2027年を通じて競争環境は構造的に不利だ。Intel 18Aノードを採用し最大288コアを備えるEコアXeon「Clearwater Forest」は利用可能だが、Veniceが対象とする汎用用途やAIオーケストレーション領域ではなく、高密度スケールアウト用途を狙う製品だ。SemiAnalysisの独立分析では、Clearwater Forestは同一コア数で前世代比およそ17%の性能向上を示したとされている。この結果は、Intel 18Aプロセスがこの世代では競争力のある大幅な性能飛躍というより、歩留まり学習のためのプラットフォームとして機能していることを示唆するものだった。Veniceに対するIntelのPコアXeonの回答となる「Diamond Rapids」は、Intel 18A-Pで2027年半ばに登場することが確認されている。そのため、今四半期にサーバーCPUを評価する企業は、意味のあるIntelとの比較まで少なくとも12カ月待つことになる。

Mercury Researchによると、AMDは2026年第1四半期にx86サーバーCPU売上高で過去最高の46.2%を占め、出荷台数では約33%を占めた。これはVeniceがさらに伸ばすことを狙うプレミアム価格ポジションでもある。同社の2026年第1四半期データセンター部門売上高は前年同期比57%増の58億ドル（約9,454億円、1ドル=163円換算）に達し、初めてIntelのデータセンター部門を上回った。AMDは第2四半期の総売上高を約112億ドル（約1兆8,256億円、1ドル=163円換算）、前年同期比46%増と見込んでおり、2026年第2四半期決算説明会は8月4日に予定されている。

VeniceのZen 6コアアーキテクチャは、消費者向けシリコンの先行指標でもある。VeniceのコアにおけるIPC（クロックあたり命令実行数）の改善、分岐予測の改良、キャッシュ配置の変更は、2027年1月のCES 2027で発表され、2027年前半に消費者向けに提供されるとみられるRyzen 10000デスクトップラインアップの基盤になる。AMDはAM5ソケットのサポートを少なくとも2029年まで継続すると確認しており、現在のB650、X670、X870マザーボードの所有者は、BIOSアップデートにより次世代を利用できる見込みだ。

■カンファレンス構成：水曜の展示、木曜の基調講演

初日の水曜日はLuminaryセッションで始まり、その後、ブレイクアウト、テックトーク、ワークショップの3つの並行トラックに分かれ、午後にはアルファベット順ではなくAIワークロードのソリューション領域別に構成されたExpoが開かれた。セッションカタログは、エージェント型AIインフラ、ソブリンAIと国家規模の計算基盤、エンタープライズ導入パターン、AMDのオープンプラットフォームエコシステムに関する主張を扱っている。初日は歓迎レセプションで締めくくられる。

木曜日のプログラムは、米太平洋時間午前9時30分（米東部時間午後0時30分、日本時間7月24日午前1時30分）のリサ・スー氏の基調講演で始まる。対面参加登録が満席だった参加者向けに、AMDのYouTubeチャンネルでライブ配信される。午後には拡張されたセッショントラック、追加ワークショップ、ROCm認定試験、Dev Questコンテストの上位入賞者がスー氏と会うClosing Receptionが予定されている。

展示会場でライブスタジオを運営するメディアパートナーtheCUBEの調査では、調査対象組織の64%が、AI導入の主な障害としてモデルの入手可能性ではなく、データとインフラのボトルネックを挙げた。この文脈では、AMDのコンピュートとオープンエコシステムに関する訴求は、単なる市場ポジショニング上の主張ではなく、実際のエンタープライズ需要の中心に置かれる。

■注目ポイントQ&A

●EPYC Veniceは既存のIntel Xeonと何が違いますか？

VeniceはTSMCの2nm GAAナノシートプロセスで製造される初のHPCチップで、1ソケットあたり最大256個のZen 6コア、1.6 TB/sのメモリ帯域幅、PCIe Gen 6接続を備えています。現在のIntel側のデータセンター向け競合は、Intel 18A上のEコアXeonであるClearwater Forestですが、これはVeniceが狙う汎用用途やAIオーケストレーション領域ではなく、高密度スケールアウト用途を対象としています。独立分析では、同一コア数での前世代比性能向上は約17%とされています。Veniceに直接競合するPコアXeonのDiamond Rapidsは2027年半ばまで登場しない見込みであり、今四半期にサーバーCPUを選ぶ企業は、実質的にVeniceを今選ぶか、意味のあるIntel Pコア比較を12カ月以上待つかを判断することになります。

●中規模企業がHeliosハードウェアを購入できるようになるのはいつですか？

2026年中の直接購入は難しいとみられます。2026年生産分のHBM4は報道によればハイパースケール顧客向けに割り当て済みで、独立分析ではMI455Xの量産開始は2027年第2四半期とされています。AMDの主要な確認済み顧客であるMeta、Microsoft、Oracle、OpenAIは、ギガワット規模や数万GPUスロット規模のコミットメントを行っており、短期的な供給を吸収します。ハイパースケール層以外の企業は、Heliosの調達を2027年と見込むべきです。一方、単体のVenice CPUサーバーは、より広い提供スケジュールで具体的な日程が示される可能性があります。Oracleは2026年第3四半期に、AMD MI450 GPUの計算能力をパブリッククラウド上のスーパークラスターとして提供する計画で、企業は直接購入より先にクラウド経由で利用できる可能性があります。

●なぜVeniceがTSMC 2nm初のHPCチップであることが重要なのですか？

TSMCのN2ノードは、高性能コンピューティングで初めてGate-All-Aroundナノシートトランジスタを導入し、2011年以来業界標準だったFinFET構造を置き換えます。N2を使ったHPC規模の24時間365日のデータセンター性能データは、まだどの企業も継続的には得ていません。Veniceが初めてそれを行うため、熱挙動、歩留まりの安定性、実環境でのクロック周波数は、Apple、NVIDIA、Qualcomm、Broadcomなど、N2向けにチップを設計する企業のテープアウト計画に反映されます。TSMCのN2プロセスはN3E比で同等電力時に10〜15%の性能向上、同等性能時に25〜30%の消費電力削減を提供するとされていますが、実データセンター条件下でのHPC特有の持続負荷挙動を初めて定量化するのがVeniceです。その意味でAdvancing AI 2026は、AMDの製品発表を超えた業界全体のデータイベントでもあります。

●CUDAからROCmへ移行する価値はありますか？

PyTorchとvLLMを使う標準的なLLM推論では、2026年時点のROCmは同等のH100に対しておよそ90〜95%のスループットに達し、AMDハードウェアは同等のNVIDIAハードウェアより15〜30%低いコストで利用できるため、推論中心の導入ではベンチマークする価値があります。

ただし、学習ワークロードではROCmの不足幅が20〜30%に広がるとされ、TensorRT-LLMやFlashAttention 3のようなCUDA固有ライブラリに依存するパイプラインでは条件が弱まります。自社開発のCUDAカーネルは複雑さに応じた移植作業が必要です。PyTorchネイティブの推論パイプラインを持つチームには、2026年にAMDを評価する十分な理由があります。一方、学習中心またはカスタムカーネル依存のワークフローを持つチームは、AMDをそのまま置き換え可能な選択肢とみなす前に、エコシステム上の摩擦を織り込む必要があります。

元記事: AMD Advancing AI 2026 Opens With Zen 6 Venice, Helios, and Open AI Rack Bet