インテル、高NA EUVを一部工程に用いたロジックチップを量産出荷――TSMCに先行

インテル・ファウンドリは、オランダのASMLと共同で、高NA（高開口数）EUV（極端紫外線）露光装置を一部の製造工程に用いた量産ロジック製品を、チップメーカーとして初めて出荷したと発表した。このマイルストーンにより、同技術を少なくとも2029年までは量産に導入しないと表明しているTSMCに対し、インテルが数年先行する形となる。

対象となるのは、インテルの「18A」プロセスノードで製造される「Core Ultra Series 3」の一部で、開発コード名は「Panther Lake」である。すでに出荷されているこれらのノートPC向けチップでは、特定のパターニング層をオレゴン州ヒルズボロにあるインテルの工場に設置されたASMLの高NA EUV露光装置「EXE:5000」で製造しており、歩留まりは既存の標準EUV生産ラインと同等の水準に達している。

■高NA EUVと標準EUV：光学系のアップグレードがもたらす変化

TSMC、サムスン、インテルがすでに複数世代のチップ製造に採用している従来の標準EUV露光技術は、開口数（NA）0.33で動作する。これに対し、ASMLが開発した高NA（High-NA）ツールはNAを0.55まで引き上げる。この数値の向上は、露光装置が1回の露光でどれだけ微細な回路パターンを解像できるかに直結する。NAが高くなるほど、マルチパターニング（複数回に分けたパターニング）に頼ることなく、より微細な構造を転写できるようになる。

実際には、NAが0.33から0.55に向上することで、1回の露光で形成できるパターンの解像度は約13ナノメートルから10ナノメートル未満の領域に入る。これは、最先端ロジックチップ内部で特に配線間隔が狭い、高密度な金属層やコンタクト層で大きな意味を持つ。既存の装置群を用いてこうした重要なレイヤーを2回に分けてパターニングする代わりに、高NAを採用するメーカーは、1回の露光で同等かそれ以上に微細なパターンを形成できる可能性がある。

ただし、この向上には多大なエンジニアリングコストが伴う。高NA EUV露光装置「EXE:5000」の重量は約165トンに達し、EUV光源には現行世代の250ワットに対し、少なくとも500ワットの出力が必要となる。また、1台あたりの価格は約4億ドル（約648億円、1ドル＝162円換算）と、標準的なNA 0.33のEUV装置の約2倍に上る。さらに、光学システムには、一方の軸で倍率が異なるアナモルフィック方式の4倍／8倍設計が採用されており、NA 0.33の装置で使われている等方的な4倍システムとは異なる。このアナモルフィック設計によって高い解像度を実現する一方、露光フィールドのサイズは26×33ミリメートルから26×16.5ミリメートルへと半減する。そのため、このフィールドサイズを超える大型ダイを製造する場合は、2回の露光をつなぎ合わせる「ステッチング」が必要になる。Panther Lakeは、コンピュート・タイルの面積が約115平方ミリメートルのマルチタイル設計であるため、このフィールド縮小は生産上の制約にはならない。一方、仮に大型のモノリシックダイで構成されるAIアクセラレータを製造する場合には、制約となる。

なお、インテルは18Aプロセスのすべてのレイヤーで高NA EUVを使用しているわけではない。特定のレイヤーを「デュアル・クオリファイ」しており、高NA露光装置と既存の標準EUV装置（NXEシリーズ）のどちらでも、その製造プロセスを実行できるよう検証している。インテルとASMLによると、この限定的な導入の主な目的は、より多くのレイヤーを新たなプラットフォームに移行する前に、システムのセットアップ、稼働時間、製造への実装に関する生産データを収集することにある。

■Panther Lakeの「18A」アーキテクチャがマイルストーンを可能にした理由

Panther Lakeは、インテルのコンシューマー向けCPUとして初めて全面的に「18A」プロセスノードを採用した製品であり、このプロセスノードはインテルにとって過去10年余りで最も重要なアーキテクチャ変更となる。18Aを特徴づけるのが、2つの技術的進歩である。

1つ目は、インテルによるゲート・オール・アラウンド（GAA）トランジスタの実装である「RibbonFET」だ。2010年代初頭から半導体製造の主流だった従来のFinFETアーキテクチャでは、電流の流れを制御するゲートがシリコンチャネルの3面に接触していた。これに対しRibbonFETでは、ゲートが積層された水平ナノシートを完全に取り囲み、4面すべてでチャネルに接触する。この接触面の増加により、静電制御が向上し、リーク電流が減少する。その結果、駆動電流を損なうことなく、より低い電圧でトランジスタをスイッチングできるようになる。インテルの報告によると、18AのRibbonFETは、前世代の「Intel 3」ノードのFinFET設計と比較して、消費電力当たりの性能を最大15％向上させるという。

2つ目は、インテルの裏面電源供給ネットワーク「PowerVia」である。従来のチップでは、電力を供給する配線層と信号を伝達する配線層が、ウェハの同じ表面側でスペースを奪い合っていた。PowerViaは電源供給ネットワークをシリコンの裏面に移し、ナノスケールのシリコン貫通ビアを通じてトランジスタに電流を供給する。これにより表面側の混雑が解消され、電源配線の抵抗が低減し、プロセッサの動作速度を制限する要因となる一時的な電圧降下（ダイナミック電圧ドループ）が抑制される。インテルが2026年6月の「VLSIシンポジウム」で発表した内容によると、18AのPowerViaは、同等の表面側配線設計と比較してダイナミック電圧ドループを10分の1に低減し、動作周波数を最大6％向上させるという。さらにインテルは、配線面積を11％削減したと報告している。

RibbonFETとPowerViaの組み合わせにより、インテル18Aは、TSMCの「N2」ノードやサムスンの「SF2」が同世代では備えていない構成を実現している。特に裏面電源供給について、TSMCは将来のノードに向けて独自の実装を開発中だとしている。現在、高NA EUVで一部レイヤーのパターニングが行われているPanther Lakeのダイには、これら両方の技術が採用されている。

■先行するインテル、追うTSMC：ファウンドリ間のギャップが意味するもの

今回の発表の競争上の重要性は、インテルが何を達成したかだけでなく、TSMCやサムスンがいつ追随する計画であるかという点にある。

世界最大の受託半導体メーカーであり、ASMLの最大のEUV顧客でもあるTSMCは、2029年まで、いずれのチップノードにも高NA EUVを量産導入する計画はない。2026年4月に開催された「North America Technology Symposium」において、TSMCの共同最高執行責任者代理であるケビン・チャン氏は、いずれも2029年に予定されている「A13」および「A12」ノードまでのロードマップが、高度なマルチパターニング技術を組み合わせた従来の低NA EUV装置のみに依存することを明らかにした。チャン氏は高NA装置について、1台当たりの価格が現在3億5000万ユーロを超えるとして、「非常に、非常に高価だ」と述べた。TSMCは研究開発用に少数の高NA EUVシステムを購入しているものの、2029年より前の量産導入は明確に否定している。

TSMCのマルチパターニング重視の姿勢は、技術的な妥協ではなく、意図的なエンジニアリング上の判断である。既存の0.33 NA装置を用いて同じ回路レイヤーを複数回に分けてパターニングすることで、ウェハ当たりの設備投資コストを抑えつつ、同等かそれ以上に微細な最終解像度を達成できる。ただし、トレードオフとしてプロセスの複雑さが増し、パターニング工程が増えるたびに位置合わせ誤差が生じる可能性が高まり、製造サイクルも長くなる。TSMCのマルチパス方式が、最も狭いピッチにおいてインテルのシングルパス高NA方式と同等のコストと品質を維持できるかどうかは、現在も技術的な議論の対象だ。TSMCが導入を先送りする姿勢は、自社のプロセス統合能力に対する自信の表れでもある。

一方、サムスン・ファウンドリは異なる立場を取っている。同社はすでにASMLの高NA EUVシステムを先端研究施設「NRD-K」に導入しており、2029年の量産開始を目指す「SF1.4」プロセスの特定レイヤーに同装置を採用することを明らかにしている。これは、2nmプロセス「SF2」の歩留まり上の課題により、サムスンが当初計画していた時期から1～2年遅れたスケジュールとなる。サムスンは、この量産立ち上げに備え、2027年末までにASMLから約7台の高NA EUVシステムの納入を受ける見通しだ。

こうした各社の動向により、当面の間、インテルは高NA EUVを量産規模で使用する唯一のロジックファウンドリとなる。ASMLの社長兼CEOであるクリストフ・フーケ氏は共同リリースで、「解像度の向上とプロセス制御の改善をもたらす高NA EUVの導入は、半導体リソグラフィにおける大きな進展である。AIやその他の新興技術の進歩を加速させる、より微細で高密度なパターニングの実現に貢献できることを誇りに思う」と述べた。

■インテルの「14A」ロードマップにおける位置づけ

インテルとASMLは、今回の発表について、プロセスポートフォリオ全体への高NA EUVの全面展開ではなく、導入過程における一つのマイルストーンとして慎重に位置づけている。現在この技術は、システムの稼働時間、セットアップ効率、製造の一貫性といったデータを収集し、今後の広範な統合判断に役立てる目的で、18Aの特定レイヤーにのみ使用されている。両社によると、今後、追加のノードにさらに組み込むかどうかは、顧客の要件と継続的な技術改良に左右される。

より大きな機会は、18Aの後継となる「14A」プロセスにある。インテルは公開声明や米国証券取引委員会（SEC）への提出書類で、14Aについて、より多くのレイヤーに高NA EUVを組み込むよう設計していると説明している。リスク生産は2027～2028年頃を目標とし、量産開始は2029年頃になると見込まれている。2026年4月には、テスラが公に確認された最初の14A顧客となった。インテルはまた、将来のGPUアーキテクチャに関してエヌビディアとの初期評価段階にあり、2028年にGoogleのTPUを300万個以上製造する契約を結んだとも報じられている。ただし、エヌビディア、Googleのいずれについても、確約された生産量を伴う契約としては正式に確認されていない。

インテル・ファウンドリの執行副社長兼ゼネラルマネージャーであるナガ・チャンドラセカラン氏は、「インテル18A製品の特定レイヤーで高NA EUVプロセスという選択肢を認定することにより、既存の装置群で顧客向けの生産量を増やしながら、将来のノードで最先端の性能、密度、製造の柔軟性を実現するための選択肢を開発している」と述べた。

現在のPanther Lakeの高NA EUVを用いた製造から得られる生産データは、インテルとASMLが14Aで同技術をより広範に展開するための準備を直接的に加速させると見込まれている。そのため、Panther Lakeでのマイルストーンは、象徴的な「業界初」というだけでなく、今後控える、より重要な量産立ち上げに向けたエンジニアリング上の試験台としても価値を持つ。

ASML側も、高NA EUV装置の生産能力を拡大する計画を持つ。同社は、インテルとサムスンの最先端プロセスのロードマップが進展するのに伴って需要が加速すると見込み、2027年の高NA装置の生産量を約30％増やす意向を示している。ただし、ASMLはこの数値を今回の決算発表では確認しておらず、実現するかどうかは顧客の発注と生産立ち上げの時期に左右される。

■ASMLの決算：重要な局面で高NAの実用性を示す

インテルによる今回の発表のタイミングは、ASMLの投資家向け説明にとっても重要な意味を持つ。TSMCが2026年4月、2029年まで高NA EUVを量産に使用しないことを明らかにした際、投資家が短期的な高NA需要の見通しを見直したことで、ASMLの株価は取引時間中に約3％下落し、時価総額は約140億ユーロ減少した。今回インテルが達成した量産上のマイルストーン、すなわち、ASMLの高NA装置に懐疑的な見方をする人々が疑問視していた約4億ドルの装置で一部をパターニングしたチップが、実際に顧客へ出荷されていることは、そうした懸念に対する最も直接的な反証となる。この技術は顧客を待つ研究室内のプロトタイプではなく、量産に利用できる段階に達したということだ。

今回の発表と同時に公表されたASMLの2026年第2四半期決算は、純売上高が93億ユーロ、純利益が29億ユーロとなり、いずれも会社予想を上回った。同社は2026年通期の売上高見通しを430億～450億ユーロへ引き上げ、売上総利益率を54～56％と予測している。この決算内容は、ASMLの事業が高NA EUVの普及だけに依存しているわけではないことも示している。既存のNXE標準EUV装置とDUV液浸露光装置の稼働基盤からも、多額のサービス収益が生まれている。それでも、インテルのマイルストーンは、高NA EUVが実際の量産環境で求められる品質を達成できるかという根強い疑問を後退させるものとなる。

かつてMIT Technology Reviewが「ムーアの法則を救った機械」と呼んだASMLの標準EUV装置も、不可欠な存在となる前は、長年にわたって実現不可能だと評されていた。高NA EUVも、より短い期間で同じような道筋をたどりつつある。

■注目ポイントQ&A

●高NA EUVは、インテル、TSMC、サムスンがすでに使用している従来のEUVと何が違うのですか？

従来の標準EUV装置は開口数（NA）が0.33であり、この数値が1回の露光で解像できる回路パターンの細かさを左右します。ASMLの高NA EUV装置はNAを0.55に引き上げ、従来の約13ナノメートルに対して、10ナノメートル未満のパターン解像度を可能にします。ただし、装置の価格は1台当たり約4億ドル（約648億円、1ドル＝162円換算）と標準EUV装置の約2倍で、導入には大規模なエンジニアリングインフラも必要です。インテルは現在、18Aプロセスの一部の特定レイヤーに高NA EUVを適用し、残るレイヤーは既存の標準EUV装置で製造しています。

●高NA EUVは、すべてのチップ設計において同様に効果を発揮しますか？

いいえ、特定の制約があります。高NA EUV装置はアナモルフィック方式の光学設計を採用しているため、1回の露光フィールドサイズが26×16.5ミリメートルと、標準EUVの26×33ミリメートルの半分になります。このサイズを超える大型ダイを製造する場合、2回の露光をつなぎ合わせる「ステッチング」が必要です。Panther Lakeは、コンピュート・タイルの面積が約115平方ミリメートルのマルチタイル設計であるため、高NAの露光フィールド内に収まります。一方、大型のモノリシックダイとして設計されるハイエンドAIアクセラレータなどでは、追加の複雑さが生じます。この制約は、高NA時代の設計手法としてチップレットやタイル構成が重視される流れを後押しする要因になります。

●高NA EUVを使用して製造されたチップは、いつ一般消費者の手に渡りますか？

すでに入手可能です。高NA EUVを一部の製造工程に用いたインテルの「Core Ultra Series 3（Panther Lake）」プロセッサは、ノートPC向けに出荷されています。また、2026年7月時点では、COMMELLの「LV-6718」などの産業用Mini-ITXシステムにも搭載されています。すべてのPanther Lakeのすべてのレイヤーに高NA EUVが使われているわけではなく、インテルは18Aの特定レイヤーに限定して適用しています。より多くのレイヤーで高NA EUVを使用するよう設計された14Aの量産をインテルが2029年頃に始めれば、一般消費者への影響はさらに拡大すると考えられます。サムスンがSF1.4で高NA EUVを使用する予定も、おおむね同じ2029年です。一方、TSMCは2029年までは使用しないとしています。

●解像度が向上するにもかかわらず、なぜTSMCは高NA EUVを使用しないのですか？

TSMCは、既存の0.33 NA EUV装置を用いて重要なレイヤーを複数回パターニングすることで、ウェハ当たりの設備投資コストを抑えながら、同等の解像度を達成できると判断しているためです。高NA EUV装置は1台当たり3億5000万ユーロを超え、TSMCの事業規模で導入すれば累積投資額は巨額になります。同社は、2029年に予定する「A13」および「A12」ノードまで、新たな装置を必要とせず微細化を続けられるとしています。ただし、TSMCは研究目的で少数の高NAシステムを購入しています。

多くのアナリストは、より狭いピッチでマルチパターニングの利点が小さくなれば、TSMCも2029年より後に高NA EUVを量産へ導入すると予測しています。仮にTSMCがその時期に量産導入を始めれば、インテルはそれまでに高NA EUVについて約3年の量産経験を積むことになります。

元記事: Intel Leads Foundry Race With First High-NA EUV Logic Chip in Mass Production