米Intel、次世代製造プロセス「18A」の歩留まりが85%に到達　High NA EUV製品の量産出荷もASMLが確認

Intelの次世代製造プロセス「18A」の歩留まりが、商業生産の一つの目安とされる約85%に達したとKeyBanc Capital Marketsが報告した。ASMLも、IntelがHigh NA EUVを用いたロジック製品を業界で初めて量産出荷したと発表している。

AI半導体向けの先進パッケージング技術「EMIB-T」についても、歩留まりが98%に達したとの調査結果が示された。ただし、外部顧客とのデザインウィンの多くは企業側から正式に確認されておらず、量産契約や収益につながるかは未確定である。

■歩留まり約85%でファウンドリ事業の採算性に転機

Intelの18A製造ノードは、本格的なファウンドリ競争に参入するうえでアナリストが目安としてきた、最先端プロセスにおける歩留まり約85%に達した。KeyBanc Capital Marketsが現地時間の火曜日に報告した。

これと同じタイミングで、オランダの半導体露光装置大手ASMLもIntelの取り組みを発表した。ASMLによると、Intel FoundryはHigh NA EUV露光技術を利用したロジック製品を量産出荷する業界初の企業となった。この技術は、顧客への出荷が始まっているPanther Lakeプロセッサの一部に使用されているという。

半導体製造における歩留まりとは、ウェハー上に形成されたチップのうち、品質検査に合格する割合を指す。プロセスノードが商業生産を継続できるかどうかを左右する主要な要素である。

チップ1個当たりのコストは、概念的にはウェハーのコストを「歩留まり×ウェハー当たりのダイ数」で割って求められる。歩留まりが低いと得られる良品数が減るため、技術的に高度なプロセスであっても、良品1個当たりのコストが非常に高くなる。

業界関係者は従来、外部顧客向けに製造サービスを提供するマーチャントファウンドリ市場で競争するための実用上の下限を、歩留まり約85%とみてきた。この水準を下回る場合、技術的な能力を示すことはできても、外部顧客が求める安定した大量供給と予測可能なコストを実現するのが難しい。この水準を上回るとチップ当たりのコストが下がり、継続的に収益を生み出せる可能性が高まる。

2025年後半に量産へ移行したIntel 18Aの歩留まりは、KeyBancの調査によると現在約85%で、前四半期の約65%から約20ポイント上昇した。

TrendForceが2026年5月にCNBCを引用して報じたところによると、Intel CEOのリップブー・タン氏は、歩留まりが月に7～8%改善するのが業界標準のペースだと説明していた。同氏は、エコシステムパートナーとベストプラクティスを導入したことで、Intelの量産立ち上げが進展しているとも述べていた。

同じKeyBancのサプライチェーン調査では、競合するTSMCのN2ノードの歩留まりは約90%とされている。Intel 18Aは市場リーダーに約5ポイント及ばないことになる。

また、2nmクラスでIntelのもう一つの主要な競合となるSamsung FoundryのSF2ノードは、歩留まりが50～60%にとどまるという。KeyBancの比較データに基づけば、外部顧客向けの商業生産に必要とされる水準にはなお距離がある。

現地時間の火曜日に市場の反応を引き起こした調査ノートをまとめたKeyBancのアナリスト、ジョン・ビン氏は、この改善を「歩留まりが状況を変えつつある」と表現した。

Investing.comが報じたビン氏の2030年予測によると、KeyBancはIntelの目標株価を110ドルから155ドルに引き上げ、「オーバーウェイト」の投資判断を維持した。日本円ではそれぞれ約1万7800円と約2万5100円となる。

KeyBancは2030年のIntelの売上高を1320億ドル、1株当たり利益を7.58ドルと予測している。1ドル＝162円で換算すると、売上高は約21兆3800億円、1株当たり利益は約1228円となる。

このモデルでは、ファウンドリ事業の売上高が106億ドル、EMIB-Tパッケージング事業の売上高が220億ドル超になると予測している。日本円ではそれぞれ約1兆7200億円、約3兆5600億円に相当する。ただし、いずれもKeyBancによる2030年時点の予測値である。

■18Aの技術的な特徴とTSMC N2との違い

同じ約85%の歩留まりに達したプロセスノードでも、技術的な性格が同じとは限らない。Intel 18Aは、AIやハイパフォーマンスコンピューティング（HPC）向けのワークロードに関係する、二つの新技術を組み合わせている。

一つ目は、Intelのゲート・オール・アラウンド（GAA）型トランジスタ「RibbonFET」である。従来のFinFETがチャネルの3面をゲートで制御するのに対し、RibbonFETではチャネルの周囲をゲートが取り囲む。

これにより電流をより精密に制御し、微細化に伴う短チャネル効果や漏れ電流を抑えながら、小さな面積でより大きな駆動電流を確保できるとされる。

二つ目は、Intelの裏面電力供給技術「PowerVia」である。Intelによれば、量産規模で採用される裏面電力供給ネットワークとしては業界初となる。

従来のチップでは、電力線と信号線を同じ表面側の金属配線層に配置しているため、配線の混雑が起きやすく、配線密度の制約や負荷時の電圧低下につながる。PowerViaは、ナノスケールの垂直接続を介して電力供給網をウェハー裏面側に配置し、表面側の配線資源を信号配線に振り向ける。

Tom's HardwareによるIntel 18AとTSMC N2の技術比較では、Intelの測定値として、FinFET設計と比べて電圧降下を約30%抑え、ピーク時のターボ周波数を最大40%高められる可能性が示されている。

TechInsightsが各社の公表値を基に算出した独自の推計では、性能スコアはIntel 18Aが2.53、TSMC N2が2.27、Samsung SF2が2.19となった。ただし、これは市販製品を使った同一条件での実測比較ではない。

一方、TSMC N2はトランジスタ密度で優位に立つ。高密度スタンダードセルでは、TSMC N2が1平方ミリメートル当たり約3億1300万トランジスタであるのに対し、Intel 18Aは約2億3800万トランジスタとされる。

したがって、レイアウトの小型化やトランジスタ当たりのコストを重視する設計では、TSMC N2が有利になる可能性がある。一方、高い動作周波数や演算当たりの電力効率を重視するワークロードでは、Intel 18Aの構造が利点となり得る。

■ASML、High NA EUVを使った量産出荷を確認

ASMLは現地時間の火曜日、Intel FoundryがASMLのEXE High NA EUV露光技術を使用し、Panther Lake（Core Ultra Series 3）プロセッサの一部について量産を開始したと発表した。

ASMLによると、High NA EUVを使用して製造したロジック製品を量産出荷するのは、Intelが業界で初めてだという。

High NA EUVは0.55の開口数（NA）を使用する。ASMLが2020年代初頭から供給しているNXEシリーズの標準的なEUV装置は、開口数が0.33である。

High NA EUVは、標準EUVの0.33より約67%高い0.55の開口数を採用する。レイリー式上、同じ波長とプロセス条件なら、解像可能な最小寸法を理論上約40%小さくできる。

実際の半導体製造では、より少ないマルチパターニング工程で微細なパターンを形成できるようになり、工程の複雑さを抑えながら、パターンの位置精度を高められる可能性がある。こうした特性は、プロセスノードが1nmクラスへ向かうにつれて重要になる。

ASMLの発表によると、Intel 18Aを構成する特定の層について、オレゴン州の製造拠点でHigh NA EUVと従来のNXE EUVの双方を使用できる認定が完了した。High NA EUVを使用した製品も、既存のNXE EUVプラットフォームと同等の歩留まりで出荷されているという。

ただし、これは18Aの全工程をHigh NA EUVへ移行したことを意味しない。一部の層に対する認定であり、Intelはここから装置の稼働率、重ね合わせ精度、レジスト材料の性能、欠陥の発生メカニズムなどに関する量産データを蓄積することになる。

こうした経験は、High NA EUVを広範に使用することを前提に設計されている次期ノード「14A」の立ち上げに役立つとみられる。

TSMCが公表した2029年までのロードマップには、High NA EUVの量産導入計画は示されていない。Intelは2026年7月に一部製品で量産適用を始めており、少なくとも現時点ではTSMCに先行して量産データを蓄積できる立場にある。

ASML社長兼CEOのクリストフ・フーケ氏は、同社のプレスリリースで、この成果を半導体リソグラフィにおける重要な進展と位置付けた。High NA EUVによる解像度とプロセス制御の向上が、業界全体での採用拡大につながるとの見方を示している。

Intelのエグゼクティブバイスプレジデント兼ゼネラルマネージャーであるナガ・チャンドラセカラン氏は、High NA EUVを先端半導体製造へ大規模に組み込めることを示す成果だと説明した。また、移行期間中も既存の装置群を活用し、顧客に提供可能な生産量を増やせるとしている。

■EMIB-Tの歩留まりは98%とKeyBancが報告

同じ日の調査では、Intelの先進パッケージング技術「EMIB-T」の歩留まりが98%に達したことも報告された。

KeyBancのサプライチェーン調査によると、この水準はTSMCの先進パッケージング技術「CoWoS」に匹敵するという。AIインフラの構築においてウェハー供給以上に大きな制約となってきた先進パッケージングの供給問題に、新たな選択肢をもたらす可能性がある。

TSMCのCoWoSは「Chip-on-Wafer-on-Substrate」の略称で、AIアクセラレータのダイと広帯域メモリ（HBM）をシリコンインターポーザ上に配置し、高密度で短距離の配線によって接続する先進パッケージング技術である。

これにより、毎秒テラバイト級のメモリ帯域幅を実現できる。現代の大規模AIモデルの学習に用いるアクセラレータを、必要な密度と帯域幅で構成するために重要な技術となっている。

CoWoSはほぼTSMCだけが提供する自社技術であり、供給量が限られている。リードタイムが1年を超える場合もあり、2023年以降はTSMCによる生産能力の増強を需要の伸びが上回ってきたとされる。

IntelのEMIB-Tは「Embedded Multi-die Interconnect Bridge with Through-Silicon Vias」の略称であり、同じ問題に異なる構造で対応する。

CoWoS-Sがパッケージ全体をシリコンインターポーザで覆うのに対し、EMIB-Tでは、高密度配線が必要なダイ間の接続部分だけに小型のシリコンブリッジを埋め込む。それ以外の部分には一般的な有機基板の配線を使用する。

EMIB-Tでは、シリコンブリッジにシリコン貫通電極（TSV）も追加される。これにより、毎秒12ギガビット以上で動作するHBM4およびHBM4eに対応した、垂直方向の電力・信号配線が可能になるという。

EMIB-TとCoWoSの技術・コスト分析によると、CoWoSのパッケージングコストの40～60%を占めるとされる大型シリコンインターポーザが不要になるため、EMIB-TはCoWoSより約30～40%コストを抑えられる可能性がある。

また、CoWoS-Sの現行インターポーザより大きい、最大240×240mmの超大型パッケージに拡張できるとされる。

KeyBancのサプライチェーン分析は、IntelのEMIB-Tの歩留まりが98%に達し、TSMCのCoWoSと同等の水準になったと報告している。

IntelのEMIB／EMIB-Tをめぐっては、Googleの次世代TPU「HumuFish」やNvidiaの次世代GPU「Feynman」への採用可能性がサプライチェーン情報として報じられている。ただし、Google、Nvidia、Intelの各社は具体的な採用を公式には確認していない。

KeyBancによると、IntelはGoogleのHumuFishに続き、AWS Trainium 3でも主要なEMIB-Tのデザインウィンを獲得したという。ただし、これらはKeyBancのサプライチェーン調査に基づく情報である。

CoWoSの割り当てを長期間待ってきたチップ設計企業やハイパースケーラーにとって、歩留まり98%と報告された米国拠点のEMIB-Tは、単なる予備の供給元ではなく、CoWoSで対応し切れない需要を受け入れられる選択肢になる可能性がある。

■幅広いデザインウィンが報告されるも、量産契約は未確認

KeyBancの調査ノートは、Intel Foundryと取り組みを進めているとされる企業の一覧を報告している。仮にこれらが量産契約として確認されれば、Intelの製造事業としては過去最大規模の外部顧客基盤になる。

同社のサプライチェーン調査によると、IntelはApple、AMD、Nvidia、Marvell、Microsoft、Micron、OpenAIでデザインウィンを獲得したという。

ただし、いずれの企業もIntelとの具体的なファウンドリ契約を公式には確認していない。

各社の取り組みが量産発注、設計採用に向けた評価、マルチプロジェクトウェハーによる試作、初期段階の共同開発のいずれに当たるのかも明らかにされていない。

KeyBancも、初期段階の取り組みが大規模な売上高につながるかどうかは今後を見なければならないとしている。TradingKeyによる未確認のデザインウィンの分析では、Intelがファウンドリ事業で大きな売上高を計上するのは、早くても2028年の業績からになる可能性が高いとしている。

より具体的な事例としては、Microsoftが2024年2月の「Intel Foundry Direct Connect」で、自社のカスタムチップをIntel 18Aで製造すると発表している。

一方、複数の業界情報筋は、MicrosoftのAIアクセラレータ「Maia 3」、開発コード名「Griffin」が、Intel 18Aまたは18A-Pを採用する可能性があると説明している。この情報を最初に報じたのはSemiAccurateだが、MicrosoftはMaia 3という具体的な製品について公式には確認していない。

Intelはまた、今回の報道の2日前に、アイルランドのキルデア州にある製造施設を拡張するため、50億ユーロを投資すると発表した。予想される需要に対応するための生産能力増強が進んでいることを示す動きである。

Intel社内の動きとしては、次世代デスクトッププロセッサ「Nova Lake」の生産量の80%以上を、18Aを使用する自社工場に戻す方針を決めたとKeyBancが報告している。

2027年の登場が予想されているNova Lakeは、当初、TSMCとIntelで生産を分担するとみられていた。KeyBancは、今回の方針転換について、Intelが18Aの量産立ち上げに自信を深め、自社の主力製品を外部ファウンドリではなく自社ノードへ振り向ける動きだと評価している。

■歩留まりだけでは解消しない課題も

すべてのアナリストが、今回のデータをIntelにとって決定的に有利な材料とみているわけではない。

Rosenblattのアナリスト、ケビン・カシディ氏は、Intelの目標株価を50ドルから65ドルへ引き上げた一方、「売り」の投資判断を維持した。1ドル＝162円で換算すると、約8100円から約1万530円への引き上げとなる。

カシディ氏は、歩留まり上の制約によってIntelの年間成長率が約20%に抑えられる可能性が残ると指摘した。また、アナリストが報告するデザインウィンと、正式に契約された量産案件から得られる売上高との隔たりが、依然として主要な未解決事項だとしている。

TSMC N2とのトランジスタ密度の差も、歩留まりが約85%に達しただけでは解消しない構造的な制約である。

TSMC N2のトランジスタ密度は1平方ミリメートル当たり約3億1300万個で、Intel 18Aの約2億3800万個を上回る。このため、Intel 18Aはダイ面積やトランジスタ当たりのコストを最優先する設計よりも、性能を重視するワークロードに適する。

Tom's Hardwareのノード比較によると、キャッシュ容量が大きいチップ、面積効率を重視するモバイルSoC、コストに敏感な大量生産の民生向け製品では、当面TSMC N2が選ばれやすい可能性がある。

KeyBancの2030年財務モデルは、現在の技術的な進展が実際の収益になるまでに時間がかかることも示している。

同社は2030年のファウンドリ事業の売上高を106億ドル、EMIB-Tパッケージング事業を220億ドル超と予測する。ただし、これらの数字は、報告されているデザインウィンが量産契約に移行すること、歩留まりが維持または改善すること、Intelが経営体制の移行や事業再編を適切に進めることを前提とした長期予測である。

■商業競争にとどまらない地政学上の意味

Intel CEOのリップブー・タン氏は、同社のファウンドリ事業を商業競争だけでなく、米国の半導体製造能力という観点からも説明してきた。

同氏はこの事業を米国の「重要な国家的資産の一つ」と表現し、最先端プロセッサの90%以上が現在、米国外で製造されていると指摘している。トランプ政権は半導体生産を米国内へ戻す政策を進め、この集中を緩和しようとしている。

Intelは2025年8月、米国政府が89億ドルを投じて同社株式の9.9%を取得する契約を発表した。1ドル＝162円で換算すると、約1兆4400億円に相当する。

この投資は、CHIPS法に基づく未交付の助成金57億ドルと、Secure Enclaveプログラムの資金32億ドルを株式へ転換する形で行われたという。日本円ではそれぞれ約9230億円、約5180億円となる。

これは、米国内の半導体製造能力を確保する取り組みが、補助金の提供だけでなく、政府による直接的な株式保有にまで及んでいることを示す動きである。

台湾の国家発展委員会トップがTSMCから受けた説明によると、同社のアリゾナ拠点は2025年に約5億1400万ドルの利益を計上した。TSMCの財務情報では、同子会社の2026年第1四半期の利益は188億1000万台湾ドルとなり、2025年通年を上回った。台湾以外でも、先端半導体の製造が採算に乗る可能性を示した事例と位置付けられている。

歩留まりが約85%に達したと報告され、High NA EUVを使用した量産出荷もASMLに確認されたIntel 18Aは、米国内における先端半導体製造の可能性を示す新たな材料となる。

Intelの株価は現地時間の火曜日に約4.5%上昇し、その日の高値圏で取引を終えた。

■注目ポイントQ&A

●Intel 18Aの歩留まり約85%は、チップを発注する企業にとって何を意味しますか？

歩留まりとは、ウェハー上に作られたチップのうち、品質検査に合格する割合です。約85%は、競争力のあるコストで量産を継続できるかどうかを判断する一つの目安とされています。

KeyBancの報告どおりであれば、Intel Foundryはファブレス半導体企業やハイパースケーラーにとって、最先端プロセスの新たな製造候補になります。ただし、直ちにチップ価格が大幅に下がるという意味ではありません。主な効果として想定されるのは、供給の安定性向上と、製造委託先との交渉余地の拡大です。

●Intel 18AとTSMC N2では、どちらにどのような強みがありますか？

Intel 18Aは、裏面電力供給技術PowerViaとGAAトランジスタRibbonFETを採用しており、電圧降下の抑制や高周波動作で利点を得られる可能性があります。TechInsightsは、独自の評価でIntel 18Aを2nmクラスの中で最も高性能と評価しています。

一方、TSMC N2はトランジスタ密度で優位に立ちます。1平方ミリメートル当たりのトランジスタ数は、Intel 18Aの約2億3800万個に対してTSMC N2は約3億1300万個です。このため、ダイ面積やコストを重視する設計ではTSMC N2が有利になる可能性があります。

●EMIB-Tとは何ですか。歩留まり98%が重要なのはなぜですか？

EMIB-Tは、AIアクセラレータのダイと広帯域メモリなどを接続するIntelの先進パッケージング技術です。TSMCのCoWoSが大型のシリコンインターポーザを使用するのに対し、EMIB-Tは必要な接続部分だけに小型のシリコンブリッジを配置します。

これによりCoWoSと比べてコストを約30～40%抑えられる可能性があります。KeyBancの報告どおり歩留まりが98%に達し、CoWoSと同等の水準にあるなら、AI半導体の先進パッケージングに新たな供給元が加わる可能性があります。

●Intel Foundryが外部顧客から本格的な収益を得るのはいつですか？

KeyBancの予測では、外部顧客によるファウンドリ事業の売上高が本格的に現れるのは、早くてもIntelの2028年の業績からとされています。

Apple、AMD、Nvidia、Marvell、Microsoft、Micron、OpenAIとのデザインウィンが報告されていますが、各社は具体的な量産契約を公式には確認していません。現在の評価や初期設計が長期の量産契約へ移行するには、四半期単位ではなく年単位の時間がかかるとみられます。

元記事: Intel Foundry Hits 85% Yield, Winning Chip Orders as ASML Validates High NA EUV