サムスン、次世代メモリ「HBM5」で現行2倍の性能目標―3Dメモリ戦略「CUBE」を発表
2026年9月2日 12:22
Samsung Electronicsは9月1日、台湾・台北で開催されたMemory Executive Summitで、次世代メモリ戦略「CUBE」を発表した。第8世代の広帯域メモリ「HBM5」では、HBM4Eと比べて約2倍の性能、ワット当たり性能の20％向上、熱抵抗の20％低減を開発目標に掲げている。
今回示された数値はいずれもSamsungの開発目標であり、量産品の実測性能ではない。HBM5に加え、AIアクセラレーターとメモリを垂直方向に統合する「zHBM」、NANDフラッシュを積層する「zNAND-O」もロードマップに含まれる。
■容量・配置・帯域・効率を一体で考えるCUBE
CUBEは、Capacity（容量）、Utilization（活用）、Bandwidth（帯域幅）、Efficiency（効率）の頭文字を取った名称だ。Samsungは、メモリの容量や転送速度を個別に高めるだけでなく、ロジックとメモリの配置、データの移動距離、消費電力、放熱までを一体で最適化する方針を示している。
メモリ製品企画を担当するチェ・ジャンソク氏は、プリント基板の面積を広げるのではなく、構成要素を垂直方向に積み重ねることで容量を拡大する考えを説明した。各層をどう配置して活用するかが、3Dアーキテクチャの重要な要素になるという。
HBMでは、複数のDRAMダイを積層し、シリコン貫通電極（TSV）で接続する。配線を短くすると多数の信号を並列に伝送しやすくなり、帯域幅と電力効率の向上につながる。CUBEは、この垂直方向の設計をHBMだけでなく、NANDフラッシュを含むメモリ製品へ広げる戦略として位置づけられている。
■HBM5はHBM4E比2倍の性能を目標
Samsungが開発中のHBM5は、サンプル出荷が始まっているHBM4Eの次世代製品に当たる。SamsungはHBM5について、HBM4E比で約2倍の性能、ワット当たり性能の20％向上、熱抵抗の20％低減を目標としている。
比較対象となるSamsungの12層HBM4Eは、ピン当たり14Gbpsで安定動作し、最大16Gbpsまで拡張できる設計だ。同社発表では、帯域幅は1スタック当たり最大3.6TB/s、容量は48GBとなる。2026年5月から主要顧客へのサンプル出荷を開始している。
HBM5の「2倍」は帯域幅だけでなく総合的な性能目標として示されたため、HBM4Eの帯域幅を単純に2倍してHBM5の確定仕様とみなすことはできない。インターフェース速度や容量、積層数などの詳細仕様は、今後の開発や顧客との検証を通じて具体化されることになる。
放熱面では、積層されたメモリ内部から熱を逃がす経路を設ける「Heat Path Block」の採用が計画されている。ベースダイにはSamsung Foundryの2nmプロセスを使用する方針で、同社は電力効率とインターフェース処理性能の向上を狙う。
HBM5は2028年頃の量産が見込まれている。現時点では開発段階にあり、顧客による認定結果や量産品の性能データは公表されていない。
■AI処理で重要になるメモリ帯域幅
AIアクセラレーターでは、演算器の性能だけでなく、メモリから演算器へ必要なデータをどれだけ速く供給できるかが処理性能を左右する。特に大規模なAIモデルでは、モデルの重みや中間データの移動が多く、メモリ帯域幅や容量、消費電力、放熱をシステム全体で設計する必要がある。
HBMは広いインターフェースを使って多数のデータを並列に転送する。DDR系メモリとは接続方式や用途が異なり、AIアクセラレーターの近くに配置して高い帯域幅を確保できる点が特徴だ。
HBM5で掲げられた性能と電力効率の目標は、次世代AIアクセラレーターを設計する際の方向性を示す。一方、実際のシステム性能はアクセラレーター、メモリ容量、接続方式、冷却設計、ソフトウェアなど複数の要素によって決まる。
■zHBMはアクセラレーター上への垂直統合を構想
Samsungは、HBMをAIアクセラレーターの横ではなく直上に積層する「zHBM」の構想も示した。現在一般的な構成では、アクセラレーターと複数のHBMをシリコンインターポーザー上に並べる。zHBMは両者を垂直方向に統合し、データの移動距離をさらに短縮することを目指す。
SamsungがSEMICON Taiwanに先立つ講演で示した開発目標は、HBM4E比で性能を最大8倍、ワット当たり性能を3倍とし、熱抵抗を75～90％低減するというものだ。2026年8月のFMSでは、zHBMを組み込んだ次世代インターフェースシステムについて、HBM5比で約8倍の性能を目指す別の比較も示している。
比較の基準や性能の定義が発表ごとに異なるため、これらの倍率を相互に換算することはできない。いずれも製品仕様や測定結果ではなく、次世代アーキテクチャの開発目標として捉える必要がある。
アクセラレーターの上にメモリを配置する構造では、演算器とメモリの双方が発する熱をどのように外部へ逃がすかが重要になる。Samsungは専用の放熱経路を組み込む構想を示しているが、zHBMの量産時期は発表していない。
■zNAND-OはNANDを4層または8層に積層
NANDフラッシュ分野では、V-NANDダイをTSVで4層または8層に積み重ねる「zNAND-O」を開発している。Samsungは、DRAM比で10倍のビット密度と、従来型NAND比で7倍の読み出し帯域幅および電力効率を開発目標として掲げ、2028年の顧客向けサンプル提供を予定している。
zNAND-Oは、高い記憶容量と読み出し性能を限られた実装面積で両立させる構想だ。SamsungはFMS 2026で、エッジAIやオンデバイスAIを想定したコンセプトモデルとして紹介しており、大量のデータをリアルタイムで扱う用途を見込む。
■量産品の性能は今後の検証が焦点
CUBEは、ロジックとメモリの距離を縮め、垂直方向の空間を活用することで、容量、帯域幅、電力効率、放熱をまとめて改善しようとするSamsungの技術方針である。HBM5は従来型HBMの発展、zHBMはアクセラレーターとの垂直統合、zNAND-Oは積層NANDによる高密度化をそれぞれ担う。
ただし、HBM5、zHBM、zNAND-Oについて示された性能値は、Samsungが掲げる開発目標だ。HBM5では顧客認定や量産品の仕様、zHBMでは熱設計と製造技術、zNAND-Oでは対象機器における性能とコストが、今後の実用化を判断する焦点となる。
元記事: Samsung Locks In HBM5 at 2x HBM4E: CUBE Strategy Redraws Memory Roadmap