TSMC、2026年4-6月期に過去最高益 AI需要を背景に通期成長率見通しを40％超へ上方修正
2026年7月17日 14:46
台湾積体電路製造（TSMC）は2026年7月16日、同社史上最高益となる2026年第2四半期（4-6月期）決算を発表した。売上高は前年同期比36％増の402億ドル（約6兆5124億円、1ドル＝162円換算）に達し、通期の成長率見通しを40％超へ上方修正した。これは2026年に入って2度目の上方修正となる。人工知能（AI）向け半導体の需要が、需要に対応するために必要な工場の建設ペースを大幅に上回っている。
■AI向け高性能コンピューティングがウェーハ売上高の3分の2を占める
台北で開催された決算説明会で発表された業績は、すべての主要指標でアナリスト予想を上回った。これにより、多くの関係者が2026年には頭打ちになると予想していたAIインフラ投資サイクルが、実際には加速していることが示された。純利益は前年同期比77.4％増の7065億6000万台湾ドルに達し、単四半期として過去最高を更新した。2桁の増益は9四半期連続となった。粗利益率は67.7％に上昇し、同社が示していたガイダンスの上限を上回った。これは、TSMCが世界の先端ファウンドリ市場で約73％のシェアを握り、主要顧客にとって短期的に有力な代替先が見当たらないことによる価格決定力を反映している。
TSMCの会長兼CEOであるC.C.魏（C.C. Wei）氏は、アナリスト向け電話会議で「複数年にわたるAIのメガトレンドに対する我々の確信は非常に強い」と語った。
今回の決算における売上構成の変化は、AIが世界の半導体需要をどれほど大きく再編したかを明確に示している。クラウドデータセンター向けAIアクセラレータを中心とする高性能コンピューティング（HPC）部門は、1四半期で前四半期比20％増となり、ウェーハ売上高全体の66％を占めた。TSMCの2026年第2四半期の投資家向け資料によると、2022年時点では最大の売上構成比を占めていたスマートフォン部門は22％となった。
この変化のほぼすべてを先端プロセスが牽引した。当四半期は、3ナノメートル（nm）プロセス（N3）がウェーハ売上高の30％を占め、5nmプロセスが33％を占めた。7nmプロセスを含めると、7nm以下の先端プロセスはウェーハ売上高全体の77％に達した。この数字は、半導体製造技術がどこまで進歩したかを示すと同時に、その価値が一企業の最先端プロセスにいかに集中しているかを物語っている。
調査会社Counterpoint Researchのシニアアナリスト、ウィリアム・リー（William Li）氏は決算発表前に、「マクロ経済の不確実性にもかかわらず、AIインフラ投資は極めて堅調」であり、AI向けGPU、AI向けASIC、先端パッケージングへの需要は「予想を上回り続けている」と述べていた。また、調査会社Omdiaのプリンシパルアナリスト、サイモン・チェン（Simon Chen）氏は、AI関連企業のバリュエーションが過度に上昇しているとの懸念は「誇張されている」とし、需要は「ハイパースケーラーによる巨額かつ具体的な設備投資に裏付けられた構造的なものだ」と分析している。
■2nmプロセス移行のコストと、それによって得られる性能
当四半期は、将来の業績見通しに財務的な負担が表れ始める節目にもなった。TSMCの2026年第2四半期決算発表によると、2nmプロセス（N2）は、エンジニアリングサンプルの段階から顧客向けの量産段階への移行を終え、初めて商業売上高に本格的に貢献した。N2は当四半期のウェーハ売上高の3％を占めた。
N2は、これまでのTSMCのプロセス技術からアーキテクチャを根本的に転換するものだ。同社が商業顧客向けに製造してきたチップは、初期の500nmプロセスから、NVIDIAの現行Blackwell GPUを製造する3nmプロセスに至るまで、すべてFinFETと呼ばれる基本的なトランジスタ構造を採用してきた。これは、垂直方向のシリコンフィンをゲート電極が3方から囲む構造だ。IEEE SpectrumによるTSMCのIEDM発表の解説によると、N2ではこれを、3本の水平なシリコンリボンをゲート電極が4方から完全に囲む「ゲート・オール・アラウンド（GAA）ナノシート」トランジスタに置き換える。
この技術上の意義は、単なる外形の違いにとどまらない。FinFETでは、ゲートが3方から囲む構造のためチャネルの1面が露出しており、トランジスタがオフのときにも流れるリーク電流の経路が残る。この問題はフィンが微細化するほど深刻になる。ナノシートの4方囲み構造は、この経路を解消する。TSMCによると、これによりN2はN3と比較して、同じ消費電力で15％高速化するか、同じ速度で消費電力を30％削減でき、トランジスタ密度も15％以上向上する。プロセッサ設計で長年ボトルネックとなってきたオンチップメモリの密度は、前世代での改善率が6％だったのに対し、N2では11％改善する。TSMCの先端研究開発担当バイスプレジデントは、この向上について、新しいトランジスタ構造が「ゲート・オール・アラウンドへの移行が本来もたらす利点を引き出している」と説明している。
一方、トレードオフとして、安定した歩留まりに到達するまでの立ち上げはより困難になる。水平なシリコンリボンを精密かつ再現可能な形で積層する新しいトランジスタ構造を一から構築するには、10年以上にわたって最適化されてきたFinFETプロセスを拡張する場合よりも、歩留まりを安定させるまでに時間がかかる。CFOのウェンデル・ホアン（Wendell Huang）氏はアナリストに対し、2026年後半に見込まれる急速な増産により、規模の効果が表れるまで粗利益率が約3～4パーセントポイント押し下げられるとの見通しを示した。2026年第3四半期の売上高ガイダンスは446億～458億ドルで、中間値では前年同期比約37％増となる。粗利益率は65～67％に低下する見込みだ。
■AIの最重要ボトルネック「CoWoS」とは何か
TSMCの先端パッケージング技術「CoWoS（Chip-on-Wafer-on-Substrate）」は、大規模言語モデル（LLM）の学習や推論に必要な高密度構成において、AIチップと高帯域幅メモリ（HBM）を物理的に統合する技術だ。当四半期時点ではフル稼働しており、リードタイムは52～78週間に及んでいる。
CoWoSの供給枠が埋まっている理由を理解するには、従来のパッケージング技術との違いを知る必要がある。標準的なチップパッケージでは、プロセッサとメモリが回路基板を介して接続されており、電気信号が数ミリメートル移動する間に速度とエネルギーが失われる。一方、CoWoSでは、AIロジックダイと複数のHBMスタックを「シリコンインターポーザ」と呼ばれる平らなシリコン基板上に隣り合わせに配置する。このインターポーザには、シリコン貫通電極（TSV）と呼ばれる高密度の銅配線が形成されている。ダイ間の信号は、基板材料の中をミリメートル単位で移動するのではなく、シリコン内をマイクロメートル単位で移動する。これにより、メモリ帯域幅は約1TB/sのGDDR6から、CoWoS経由のHBM3Eでは3TB/s超に向上する。SemiconductorXによるCoWoSアーキテクチャの解説とWikiChipの資料によると、NVIDIAのH100、H200、すべての世代のBlackwell GPUが、この帯域幅を実現するためにCoWoSを利用している。AMDのMIシリーズの各アクセラレータや、Google、Amazon、Microsoftがデータセンター向けに開発するカスタムAIチップも同様だ。
この制約は一時的なものではなく、構造的なものだ。CoWoSインターポーザの製造には専用のシリコン製造工程が必要となる。インターポーザ自体がウェーハであり、TSMCの先端パッケージング工場において、専用の工程、装置、歩留まり管理のもとで製造される。CoWoSインターポーザや、組み立て済みのCoWoSモジュールを外部から調達できる市場は存在しない。TSMCのウェーハ工場を出たN2またはN3のAIアクセラレータチップは、顧客に出荷される前にCoWoSの組み立て工程を通過しなければならない。さらに、AIチップの集積度が高まり、N2のトランジスタ数の増加によってダイ当たりの演算能力が高まるにつれて、各チップが必要とするHBMスタックの数も増える傾向にある。つまり、AIアクセラレータの世代が進むほど、CoWoSの生産能力に対する需要は減少するのではなく増加する。
魏CEOは、パッケージングのボトルネックが顧客の成長を制約していることを認めた。そのうえで、競合他社によるパッケージングサービスについて、脅威とみなすのではなく、自社の生産能力への圧力を和らげる手段として歓迎する意向を示した。IntelのEMIBおよびFoverosやSamsungなど、競合各社も同等のアーキテクチャを持つが、第三者の評価では、AIアクセラレータ向けの量産規模と歩留まりの面でTSMCより2～3年遅れているとされる。
■アリゾナへの投資総額は2650億ドル、設備投資枠も再増額
当四半期の業績以外で最も重要な発表は、TSMCが2026年の設備投資予算を従来の520億～560億ドルから、600億～640億ドル（約9兆7200億～10兆3680億円、1ドル＝162円換算）へ引き上げたことだ。従来の予算枠と比べ、下限同士では80億ドル、上限同士では80億ドルの増額となる一方、新旧レンジの組み合わせでは増加幅は40億～120億ドルとなる。CFOのウェンデル・ホアン氏が決算説明会で明らかにした。この支出の70～80％は先端プロセス技術に充てられ、残りは特殊プロセスと先端パッケージングに振り向けられる。
魏CEOは中期的な設備投資についてさらに踏み込み、「今後3年間の設備投資は、過去3年間よりもさらに大幅に高くなる」と述べた。
同社はまた、米国アリゾナ州での製造事業に1000億ドル（約16兆2000億円、1ドル＝162円換算）を追加投資することも発表した。2nmクラス以下の技術に対応し、前工程のウェーハ製造と後工程の先端パッケージングを手掛ける工場を4棟以上追加する計画が含まれる。アリゾナ州への投資総額は、2025年3月に発表された1650億ドルから約2650億ドル（約42兆9300億円、1ドル＝162円換算）へ拡大する。Tom's Hardwareの報道によると、魏CEOは供給不足の規模を踏まえ、「可能な限り迅速に」計画を進めていると語った。
このアリゾナ州への投資総額は、米国史上最大のグリーンフィールド製造プロジェクトへの外国直接投資となる。この拡張は、TSMCにとって最も野心的な地域投資であると同時に、需要の不確実性ではなく供給制約こそが自社の成長を制限する最大の要因であることを、最も明確に示す動きでもある。
■「エージェント型AI」が第2の需要経路を開く
TSMCの経営陣は、これまでのAIインフラを巡る議論ではまだ十分に認識されていない動きにも言及した。エージェント型AI（Agentic AI）の台頭によってデータセンター需要の構成が変化し、既存のAIアクセラレータ事業に加えてTSMCに恩恵をもたらす可能性があるという。
2022年からおおむね2025年半ばまでのチャットボット時代には、AI需要の中心はGPUを使用するモデルの学習と推論であり、CPUは短時間のオーケストレーション処理を担っていた。一方、エージェント型AIのアーキテクチャでは、AIシステムがブラウジング、執筆、コーディング、通信、意思決定といった複数段階のタスクを、人間からの最小限の指示で自律的に実行する。こうしたワークロードでは、ツールの呼び出し、メモリ管理、APIのオーケストレーション、複数段階の推論ループのため、継続的かつ常時稼働するCPU処理が必要になる。調査会社TrendForceの分析によると、エージェント型AIアプリケーションでは、学習中心のインフラと比較して、データセンターの電力1ギガワット当たり4倍のCPUコアが必要になる可能性がある。一部のワークロードでは、CPUサーバーとGPUサーバーの配備比率が、従来の1対8から1対1に近づく可能性があるという。
TSMCは、x86、Arm、RISC-Vを含む主要なCPUアーキテクチャ向けの先端チップを製造している。x86向けにはIntelやAMDなどが含まれる。魏CEOは、エージェント型AIアプリケーション向けの生産能力を割り当てるため、すでにCPU顧客と協力していると述べた。TSMCはこれを、既存のGPUアクセラレータ需要を置き換えるものではなく、その需要に上乗せされる追加の半導体需要と位置づけている。
■TSMC株はほぼ横ばい、投資家は支出計画を注視
TSMCの米国預託証券（ADR）は通常取引を前日比ほぼ横ばいの419.48ドルで終えた後、時間外取引で約1.55％下落し、412.99ドル付近で推移した。アナリストらは、この抑制的な反応について、投資家が設備投資計画の拡大と、N2プロセスの立ち上げに伴う短期的な粗利益率の低下に注目したためだと分析した。売上高と利益は極めて好調だった一方、今後の利益率に関するガイダンスで一時的な低下が示されたことへの合理的な反応とみられる。
Samsung FoundryやIntelのファウンドリ事業からの競争圧力について、魏CEOは、技術的リーダーシップ、確実な量産遂行能力、顧客からの信頼が、ファウンドリ事業における唯一の持続可能な優位性だと率直に述べた。また、TSMCの製造上の地位を再現するには、プロセス世代ごとに約5年間の継続的な取り組みが必要だと指摘した。
■TSMCの決算が示す、AIインフラ構築のリアルタイムなシグナル
TSMCの四半期決算は、一企業の財務業績を大きく超える分析上の意味を持つ。同社は、NVIDIAやAMDのほぼすべてのAIアクセラレータに搭載されるGPUダイに加え、Google、Apple、Amazon、Microsoft向けのカスタムAI半導体も製造している。そのため、TSMCの売上高の推移は、納品実績ではなく投資計画を示すクラウド事業者の設備投資発表よりも、実際のAIチップ購入動向をリアルタイムで把握しやすい指標となる。
その基準に照らせば、今回の発表が示す方向性は明確だ。売上高の前年同期比成長率は、前四半期の35％から36％へ加速した。通期の成長率見通しは「30％超」から「40％超」に引き上げられた。同社は1年間に設備投資予算を2度引き上げた。また、2026年第2四半期の決算説明会によると、魏CEOは、従来「50％台半ばから後半」としていたAI半導体の5年間の年平均成長率見通しに関連して、基調的なトレンドは「ますます強くなっている」と評価した。
投資家、AI研究者、チップの確保を前提に計画を立てる必要がある企業のIT調達担当者にとって、今回の台北での決算説明会が示したメッセージは明確だ。AIインフラの構築に必要な半導体の供給量は、現時点でほかの要素を制約する主要因であり、半導体とメモリを統合するパッケージング工程は、半導体そのものよりもさらに厳しい制約となっている。
■注目ポイントQ&A
●CoWoSパッケージングとは何ですか？なぜTSMCでは供給枠が埋まっているのですか？
CoWoS（Chip-on-Wafer-on-Substrate）は、AIプロセッサと複数の高帯域幅メモリ（HBM）スタックをシリコンインターポーザ上に隣り合わせに配置し、回路基板上の配線ではなく微細な銅配線を介して接続する技術です。これにより、従来のパッケージングと比較してメモリ帯域幅が約3～9倍に向上し、NVIDIA、AMD、主要クラウド事業者のAIアクセラレータが大規模言語モデルを効率的に処理できるようになります。CoWoSの組み立てはTSMC内で一貫して行われており、インターポーザを代替調達できる外部市場はありません。インターポーザの製造には専用のシリコン製造工程も必要です。AIチップの集積度が高まるにつれて必要なメモリスタック数も増えるため、新しい世代のチップほど多くのCoWoS生産能力を必要とします。そのため、TSMCの経営陣は、このボトルネックを一時的ではなく構造的なものと説明しています。
●TSMCの2nmプロセスは、従来の3nmプロセスとどう違うのですか？
TSMCが3nm（N3）まで採用してきたFinFETは、垂直なシリコンフィンをゲート電極が3方から囲む構造です。これに対し、2nm（N2）では、積層された3本の水平なシリコンリボンをゲート電極が4方から完全に囲む「ゲート・オール・アラウンド（GAA）ナノシート」構造へ移行します。4方から囲む構造により、微細化に伴ってFinFETの性能を低下させるリーク電流の経路を解消します。TSMCによると、N2はN3と比較して同じ消費電力で15％高速化するか、同じ速度で消費電力を30％削減でき、トランジスタ密度も15％以上向上します。オンチップメモリ（SRAM）の密度は、N3導入時の改善率が6％だったのに対し、N2では11％改善します。TSMCの技術者は、この大幅な改善をGAAアーキテクチャによるものと説明しています。
●2026年において、AIチップの供給不足は改善していますか？
TSMCの2026年第2四半期決算は、需給ギャップが縮小していないことを示唆しています。TSMCの経営陣によると、N3の生産能力には供給力を大きく上回る需要があり、CoWoSパッケージングのリードタイムは52～78週間に達しています。同社は設備投資予算を従来の計画から最大120億ドル上振れする範囲へ引き上げ、今後3年間にはさらに高い水準の支出が必要になるとしています。アリゾナ州への総額2650億ドルの投資や、台湾と日本で進む新工場の建設は、この供給不足に対応するものです。魏CEOは、供給不足が現在の計画期間を大きく超えて続くとの認識を示しています。制約となっているのは顧客需要ではなく、半導体を製造し、メモリとともにパッケージングし、クラウドデータセンターが求める規模で出荷するための物理的なインフラです。
●TSMCの決算結果は、AIソフトウェアや製品の開発スケジュールにどう影響しますか？
TSMCの決算結果は、AI機能を展開する際の主要な制約が、物理的な半導体の供給量にあることを示しています。次世代の基盤モデルを開発するAI研究機関は、TSMCが製造するNVIDIA、AMD、カスタムAIチップなどのアクセラレータを必要とします。CoWoSの生産能力がウェーハ製造能力以上に厳しい制約となり、リードタイムが52～78週間に及ぶのであれば、新世代のAIハードウェアを必要とするモデルでは、ソフトウェアの準備ができていても、学習用の計算基盤を調達するまで少なくとも同程度の期間を要する可能性があります。生産枠をまだ確保していない企業や研究チームは、限られた供給を巡って競争することになります。TSMCによる設備投資の増額は、需給ギャップの解消が早くても2027年から2028年になる可能性を示唆しています。
元記事: TSMC Posts Record Quarter as AI Chip Demand Pushes Full-Year Growth Outlook Past 40%