SKハイニックス、プロセッサ上にDRAMを積む新構想 HBFとともにAIメモリー階層を拡張
2026年10月16日 11:37
SKハイニックスは10月14日、ソウルで開かれた半導体展示会「SEDEX 2026」で、AI向けメモリーの開発方針を示した。柱となるのは、プロセッサの上にDRAMを積む「3D Stacked DRAM」と、NANDフラッシュを用いる高帯域幅フラッシュ「HBF」だ。用途に応じてメモリーの階層を増やし、データを移動させる際の負担を抑える構想である。
■AIで変わるメモリーのボトルネック
SKハイニックスのアン・ヒョン開発総括社長は、第28回半導体大展の基調講演で、従来の「メモリーウォール」に加えて、メモリー階層間のデータ移動がAIシステムの制約になっていると説明した。高速だが容量の小さいSRAMやHBMから、大容量のサーバーDRAM、SSDまで、データを置く場所によって速度と容量が異なる。
アン氏は需要拡大を説明する際、効率の向上が利用の拡大を促し、総消費量を増やし得る「ジェボンズのパラドックス」に言及した。エージェント型AIでは処理する作業が複雑になり、参照する文脈が長くなり、同時に受ける要求も増えるという。同氏は、2030年のAIインフラの規模が2026年の約20倍になると予測した。
アジア経済の講演報道によると、アン氏は、AIエージェントが必要とするトークン量を人間による利用の15倍から100倍超と説明した。トークンはAIモデルが文章などを処理する単位で、会話の文脈が長くなるほど、過去の計算結果を保持するKVキャッシュにも大きな容量が要る。
毎日経済新聞によると、アン氏は軽量なDeepSeekモデルで1000件のセッションを動かす例を挙げ、必要なKVキャッシュが約13TBに達すると説明した。高速なメモリーに収まりきらないデータを、容量の大きい階層へ移す場面が増える。SKハイニックスは、個々の製品を高速化するだけでなく、階層全体を設計する必要があるとみている。
■プロセッサの上にDRAMを積む
HBMは複数のDRAMダイを縦に積み、一般にプロセッサの横へ配置して、シリコンインターポーザなどを介して接続する。SKハイニックスが構想する3D Stacked DRAMは、GPUやNPUなどのロジックダイの上にDRAMを直接積む方式だ。シリコン貫通電極（TSV）による縦方向の接続を使い、演算回路とメモリーの距離を縮める。
同社は、接続経路を増やすことで帯域幅を高め、データ転送に使う電力を減らすことを狙う。アジア経済の講演報道では、入出力経路をHBM比で数十倍に増やせるという同社の説明が伝えられた。これは開発中の技術について示された見通しである。
DRAMをロジックダイに直接重ねる場合、接続位置や給電、発熱、接合工程を両者の設計に合わせて決める必要がある。SKハイニックスも、顧客との共同設計を次世代メモリー開発の方向として掲げている。アン氏は講演の締めくくりで、半導体設計企業、材料メーカー、海外企業などの連携を呼びかけ、1960年代の月探査計画を産業界の協力の例に挙げた。
同じSEDEX 2026では、サムスン電子もAIプロセッサの上にメモリーを積む「zHBM」の模型を展示した。電子新聞によると、同社はメモリーと演算回路の距離を縮める次世代構造として紹介した。両社が示したのは、データを演算回路の近くに置くという共通の設計方向だ。
■推論向けの大容量階層「HBF」
HBFは、HBMで使われる積層・高速接続技術をNANDフラッシュに応用し、HBMとSSDの間を担う構想だ。SKハイニックスは、同世代のHBMと比べて約10倍の容量、約半分の帯域幅を開発目標としている。容量と読み出し速度を両立させ、AI推論で扱う大きなデータをプロセッサの近くに置く狙いがある。
AI推論ではモデルの重みや、再利用する計算結果を繰り返し読み出す。NANDにはDRAMより書き込みが遅く、書き換え回数にも制約があるため、HBFでは読み出しが中心のデータをどう配置するかが重要になる。アン氏は、必要なデータを先に読み込むプリフェッチも、読み出しの待ち時間を抑える方法として挙げた。
SKハイニックスの研究者が2026年2月に発表した論文は、HBMとHBFを組み合わせる「H³」を提案している。読み出し専用のデータをHBFに置き、更新を伴うデータをHBMで扱う構成だ。同社のシミュレーションでは、検討した条件下で、HBMだけを使う構成より電力当たりのスループットが最大2.69倍となった。
■HBFの仕様策定はサンディスクなどと進める
SKハイニックスとサンディスクは2025年8月にHBFの標準化で協力を始め、2026年2月にOpen Compute Project（OCP）の下で共同作業を立ち上げた。両社は同年8月の「Future of Memory and Storage（FMS）2026」に合わせ、最初の公開仕様を発表した。アン氏はSEDEXの講演で、2027年1月に最終仕様をまとめる目標を示した。
SKハイニックスの発表によると、公開した仕様にはNANDダイを8層または16層に積む構成があり、容量は最大512GBだ。帯域幅は約0.4～3.0TB/秒の範囲で3段階に分ける。プロセッサとの接続には、チップレット間のオープンな相互接続規格「UCIe」を採用する。
UCIeの標準化にはIntel、AMD、Arm、TSMC、サムスン電子などが参加している。規格団体が2025年8月に公開したUCIe 3.0は、毎秒48ギガトランスファーと64ギガトランスファーの速度を規定する。共通規格の採用は、異なる企業のプロセッサとHBFを組み合わせるための基盤になる。
SKハイニックスの発表では、GoogleとTenstorrentがHBFの共同作業に参加している。FMS 2026ではGoogle DeepMind、サンディスク、SKハイニックスがHBFに関するパネル討論を行った。仕様策定と並行して、プロセッサ側の設計やソフトウェアも含む協力が進められている。
■HBM、共有メモリー、SSDも開発
SKハイニックスはHBMの開発も続ける。顧客のAIチップや処理内容に合わせてベースダイなどを調整するカスタムHBMを掲げ、HBM4E以降の製品を進めている。同社は2026年6月、12層のHBM4Eのサンプルを主要顧客に出荷したと発表した。ピン当たりの最大転送速度は16Gbpsで、同社によると電力効率は従来製品より20％超高い。
講演では、CXLを使うプールドメモリーにも触れた。CXLはプロセッサとメモリーなどを結ぶ規格で、複数の計算装置が共有できるメモリー領域を設ける構想に用いられる。個々の装置に余っている容量を、システム全体で活用する方向だ。
下位のストレージ階層では、AI推論向けの高性能SSD「Storage-Next」の開発方針を示した。アジア経済の講演報道によると、アン氏はストレージ速度を従来の4～8倍に高める構想として説明した。SKハイニックスは、入出力性能を重視するAI向けSSDを製品群の一つに位置付けている。
同社が描く全体像では、オンチップSRAM、3D Stacked DRAM、HBM、HBF、サーバーDRAM、SSDがそれぞれ異なる速度と容量を担う。演算回路のすぐ近くに置くデータと、大容量で保持するデータを使い分けることが、AIシステムの性能と電力効率を左右する。
元記事: SK Hynix Introduces Memory Tier Above HBM: 3D Stacked DRAM Mounts on Processor Dies