日立がIntel 18Aでシリコンスピン量子チップ開発へ、1000量子ビット以上に重要な「量子PDK」
2026年7月30日 20:43
日立製作所は、インテルの最先端半導体プロセス「Intel 18A」を活用したシリコンスピン量子コンピュータの開発プロジェクトを主導する。2030年度までに1000量子ビットの達成を目指すとともに、実現すれば1.8nmクラスのプロセス向けとして初となる量子チップ用プロセスデザインキット（PDK）の開発を計画している。本プロジェクトの成果は、将来的な量子ハードウェアの産業規模での製造に向けた基盤となることが期待されている。
■Intel 18Aを用いた量子コンピューティング・イニシアチブ
日立製作所の新たな量子コンピューティングのロードマップにおいて、最も重要な成果物は量子ビット数ではなく、デザインキットである。日立は7月22日、日本政府がインテルの「18A」半導体プロセスを中心とする量子コンピューティング・イニシアチブの主導企業に同社を選定したと発表した。多くの報道で見出しを飾ったマイルストーンは、2030年度に1000量子ビットを実現するという目標だった。しかし、今後10年間の量子ハードウェア開発にとって、より重要なのは日立とインテルがそれと並行して開発を計画しているもの、すなわち世界最先端の半導体ノードの1つを用いたシリコンスピン量子チップ向けのプロセスデザインキット（PDK）である。実現すれば、1.8nmクラスのプロセス向けとして初のツールとなる。日立とインテルがキットに組み込むプロセス知識をゼロから再構築することなく、世界中のエンジニアリングチームが産業規模で製造可能な量子チップを設計するための鍵となるものだ。
このプロジェクトは、新エネルギー・産業技術総合開発機構（NEDO）の「社会課題解決に向けた次世代量子コンピュータの開発・実証」プログラムの一環として正式に発足し、日立、インテルの日本法人であるインテル株式会社、産業技術総合研究所（産総研）が共同で取り組む。期間は2029年3月までで、両社が2026年6月5日に発表した、より広範な戦略的協業を拡大するものだ。
■Intel 18A上の量子PDKが最も重要な成果物である理由
従来のチップ設計において、プロセスデザインキット（PDK）は、半導体開発を幅広い設計者が大規模に行えるようにする役割を担っている。PDKにはファウンドリの製造ルール、デバイスモデル、レイアウト上の制約がまとめられており、回路設計者はプロセスエンジニアと設計上の判断を一つひとつ調整することなく、CadenceやSynopsysなどの標準的な電子設計自動化（EDA）ソフトウェアを使ってチップを設計できる。SkyWater Technologyが2020年に130nmのPDKをオープンソース化した際には、大学の研究グループや小規模企業が、独自のファウンドリとの関係を持たなくても、商用ファウンドリで実際のシリコンチップをテープアウトできるようになった。この民主化により、その前年までは資金面で実現困難だった学術的なチッププロジェクトが次々と生まれた。
現在、先端半導体ノードを使うシリコンスピン量子チップ向けに、これに相当するツールは存在しない。日立とインテルのプロジェクトが開発するIntel 18A向け量子PDKは、実現すれば1.8nmクラスのプロセスにおける初のインターフェースとなる。あらゆるチームが産業規模で製造可能なシリコンスピン量子ハードウェアを設計するための共通言語となり、プロセスをゼロから再現するのではなく、日立とインテルがキットに組み込む成熟したプロセス技術を利用できるようになる。
産総研G-QuATの副センター長である堀部雅弘氏が、この取り組みを「エコシステムの形成と拡大を加速する」ためのものだと説明したのはそのためだ。半導体分野のエコシステムは、既存組織の人員を増やすだけでは形成されない。外部のエンジニアが利用できる標準化された設計インターフェースがあってこそ成立する。
■規模拡大に向けた4つの技術的柱
プロジェクトは4つの並行するワークストリームで構成されている。日立とインテル株式会社は、100量子ビット以上を目標とするチップアーキテクチャを共同開発する。半導体生産ラインに求められる製造の一貫性を満たすように設計し、単一の実験用デバイスで実証するだけでなく、ウェハー全体で性能を制御できるようにする必要がある。このワークストリームでは、シリコンスピン量子ビットが必要とするミリケルビン温度で動作可能な極低温パッケージングと周辺制御回路も開発する。
第2のワークストリームは、Intel 18A向けのシリコン量子PDKを構築する。第3のワークストリームは、配線のボトルネックに対処する。量子ビット数が増えるにつれ、室温の電子機器から希釈冷凍機のミリケルビン段まで、個々の制御線と読み出し線を引き回すことで、意味のある規模の量子ビットアレイを構築するよりもはるかに早い段階で、最冷段の限られた冷却能力、約30マイクロワットを使い切ってしまう。日立は、量子ビットチップと制御電子回路を垂直方向に積層する高密度3D集積技術を開発する。現在のアーキテクチャを大規模化した際に熱面で実現困難となる長い配線を避け、短く高密度な相互接続によって極低温で動作させることを目指す。
産総研が主導する第4のワークストリームでは、約620億円（約3億7900万ドル、1ドル＝164円換算の概算）を投じて整備された産総研の量子・AI融合技術ビジネス開発グローバル研究センター（G-QuAT）を通じて、オープンなクラウドコンピューティングプラットフォームを運営する。このプラットフォームはすでに、ABCI-Qハイブリッドインフラの一部として導入された、日本初の商用光量子コンピュータであるOptQCの「MoQuren」システムをホストしている。新たなクラウドアクセスによって、このインフラをシリコンスピン量子ハードウェアへ拡張し、外部の研究者が希釈冷凍機を所有しなくても、実験段階の量子ハードウェアを利用できるようにする。
■シリコンスピン量子ビットの仕組みと、Intel 18Aが選ばれる理由
シリコンスピン量子ビットは、量子ドットと呼ばれるシリコンのナノスケール領域に閉じ込められた、単一電子のスピン状態に1単位の量子情報を保存する。量子ドットは幅約50ナノメートルの構造で、シリコン上に形成された電圧制御ゲート電極によって定義される。電子はスピン上向き、スピン下向き、またはその両方の量子重ね合わせ状態をとることができる。論理演算は電子の共鳴周波数に合わせてマイクロ波パルスを印加することで実行し、2量子ビットゲートでは隣接する量子ドット内の電子間に働く交換相互作用を利用する。
ここでCMOS製造との互換性が重要になる理由は、コストと拡張性にある。商用チップ工場には通常ないニオブ系の成膜装置や専用の極低温パッケージングを必要とする超伝導量子ビットとは異なり、シリコン量子ドットは、主流の300mm生産ラインで使われている極端紫外線（EUV）リソグラフィ、イオン注入、ゲートスタック成膜と同じプロセスを利用して製造できる。また、シリコンスピン量子ビットは、IBMやGoogleのシステムで使用されている超伝導トランズモンよりも約1000倍小さいため、同じ大きさのチップにはるかに多くの量子ビットを搭載できる。さらに、超伝導量子ビットは約15ミリケルビン（約マイナス273.14度）まで冷却する必要があるのに対し、シリコンスピン量子ビットは1ケルビン（約マイナス272.15度）での動作が実証されている。依然として宇宙空間より低い温度だが、冷却インフラへの要求は大幅に低くなる。
Intel 18Aは、2025年後半にアリゾナ州チャンドラーのFab 52で、Panther LakeノートPC用プロセッサとClearwater Forestサーバー用チップ向けの量産に入り、2つのアーキテクチャ上の進歩を同時に導入した。RibbonFETは、インテルによるゲート・オール・アラウンド（GAA）トランジスタアーキテクチャの実装であり、ゲート電極がシリコンナノシートのチャネルを4面から囲むことで、従来のFinFET設計よりも精密な静電制御を実現し、デバイス間のばらつきを抑える。PowerViaは電力供給ネットワークをウェハーの裏面に移し、表面側の配線層を信号接続に使えるようにする。両方の特性が量子チップ製造に直接生かせる。RibbonFETによるばらつきの低減は量子ドットの均一性を高め、PowerViaによって空いた配線層は、個々の量子ビットを制御する高密度ゲートアレイのための空間を生み出す。
インテルは、社内のシリコン量子ハードウェアプログラムを通じ、何年もかけてこの製造能力の確立に取り組んできた。同社は、クライオスタット内部から量子ビットの操作と読み出しを管理するため、4ケルビン（約マイナス269.15度）で動作する極低温制御ASIC「Horse Ridge」を開発した。12量子ビットのテストプロセッサ「Tunnel Falls」は、2026年初頭にアルゴンヌ国立研究所などの共同研究機関への出荷を開始した。インテルはこれとは別に、次世代の極低温制御プログラム「Pando Tree」も開発している。これは制御電子回路をミリケルビン段そのもの、つまり量子ビットと同じ場所に配置することを目指すもので、現在のシリコンスピン量子ビットシステムを制約しているケーブル配線の複雑さを軽減できる可能性がある。インテルのシリコンスピンプラットフォームを使用した学術共同研究では、99.7％を超える1量子ビットゲート忠実度が実証されている。
■これらのマイルストーンが意味するもの、意味しないもの
2028年度の100量子ビット、2030年度の1000量子ビットという目標は、文脈を踏まえて理解する必要がある。これらは研究規模のエンジニアリング試作機であり、フォールトトレラント、つまり誤り耐性を備えた量子コンピュータではない。
フォールトトレラント量子コンピューティングとは、マシンが自らの誤りを確実に訂正し、RSA-2048暗号の解読や大規模な分子シミュレーションに必要な、深い量子回路を実行できる段階を指す。量子誤り訂正によるオーバーヘッドを考慮すると、一般には100万個程度の物理量子ビットが必要になると予想されている。最も広く研究されている方式である表面符号による誤り訂正では、1個の誤り訂正された論理量子ビットを構成するために、数百個から1000個を超える物理量子ビットが必要となる。原文の試算では、1000個の物理量子ビットに達したシステムが数十個の論理量子ビットを支えられる可能性があるとしている。研究用アルゴリズムには利用できても、実用的なフォールトトレラント用途に必要な水準には遠く及ばない。
また、シリコンスピン量子ビットは現在、物理量子ビットの総数では競合技術に後れを取っている。富士通と理化学研究所による、同じくNEDOの支援を受けた並行プロジェクトは、シリコンではなく超伝導量子ビットを使用し、2025年4月に256量子ビットシステムを稼働させ、2026年度には1000量子ビットを目標としている。IBMの超伝導量子コンピュータのロードマップや、Quantinuumのトラップイオンシステムも、同程度またはさらに速いスケジュールで開発を進めている。
日立の3Dパッケージング開発が対象とする配線のボトルネックも、プロジェクトが目標とする量子ビット数ではまだ解決が実証されていない。STMicroelectronicsの商用FD-SOI製造ラインでシリコンスピン量子ビットを製造する、CEA-LetiとCNRSのスピンオフ企業QuoblyのCEO、モード・ヴィネ（Maud Vinet）氏は2025年、現在のシリコンスピン量子ビット試作機が、数十量子ビットを超える規模には拡張できない配線方式に依存していると指摘した。配線の複雑さを軽減し、量子誤り訂正のレイテンシを最小限に抑えるには、極低温CMOSとの統合が不可欠だとしている。
このプロジェクトが目指しているのは、フォールトトレランスそのものではなく、そこへ至る長い道のりを可能にする製造基盤である。具体的には、商用ファウンドリが一貫して再現できる量子ビットチップの設計、その能力をより広いコミュニティに開放するPDK、そしてIntel 18Aが量子チップ製造基盤としてどのように機能するかを研究者が実機で検証するためのクラウドプラットフォームだ。
■Intel 18Aのファウンドリ事業における競争上の意味
量子分野での重要性に加え、日立との協業はインテルのファウンドリ事業にとっても大きな意味を持つ。Intel 18Aは、インテルCEOのリップブ・タン（Lip-Bu Tan）氏が進めるファウンドリ事業再建の中核に位置づけられている。Panther Lakeはすでにアリゾナ州チャンドラーのFab 52で生産されており、Clearwater Forestのサーバー向け製品も同じノードで出荷されている。しかし、社内製品での量産実績を外部顧客の採用に結びつけることは、プロセスの技術力を実証するよりも難しい状況にある。
2026年5月、タン氏はインテルのファウンドリ事業が「複数の顧客と協議を進めている」と公表した。また、18Aおよび14Aプロセスの改善によって潜在顧客からの関心が高まっていると述べ、TeslaやGoogleとはすでに契約を締結したとしている。日立との協業により、日立は外部向けファウンドリ案件で18Aプロセスを使用すると公表された初の日本企業となる。インテルが14Aへのロードマップを見据え、18Aを中心とするエコシステムを構築しようとする中で、象徴的にも商業的にも重要なマイルストーンとなる。
この時期が注目されるもう1つの理由は、日立のNEDO関連発表とほぼ同じタイミングで、IBMがHRL Laboratoriesを買収する正式契約を発表したことにある。HRL LaboratoriesはBoeingとGeneral Motorsによる共同研究機関で、2026年4月には、54個の量子ドットを備えた18量子ビットデバイスという、公表済みのものとしては世界で最も高度なシリコンスピン量子プロセッサを実証していた。IBMはHRLのシリコンスピン技術を、ニューヨーク州アルバニーにある同社のAnderon量子ウェハーファウンドリで活用する意向であり、これはIntel 18Aとは別の製造経路となる。2026年7月22日から23日に相次いだ動きにより、IBMと日立・インテル・産総研のコンソーシアムは、産業規模のシリコンスピン量子チップにおける製造標準の確立をめぐり、それぞれの道で競う状況となった。
■日本のより広範な量子戦略
このプロジェクトは、日本が2022年から構築してきた国家量子プログラムの一環に位置づけられる。内閣府の「量子未来社会ビジョン」と「量子未来産業創出戦略」は、量子コンピューティング、量子通信、量子センシングを国家的な優先分野に指定した。日本のムーンショット型研究開発制度の目標6は、2050年までにフォールトトレラントな汎用量子コンピュータを実現することを目標としている。文部科学省、NEDO、科学技術振興機構（JST）を通じて国家量子戦略に投じられた政府資金は、累計1500億円（約9億1600万ドル、1ドル＝164円換算の概算）を超えている。
日立自身も長年にわたり量子技術を研究してきた。同社は2000年代初頭からシリコン量子ドット量子ビットを開発し、シリコンスピン量子ビット分野で15の特許ファミリーを保有している。日本のムーンショット型研究開発制度に参加するほか、ベルギーの半導体研究機関imecとも協力してきた。imecは、同社のSPINSプログラム資料によると、IEDM 2025でウェハー全面をEUVでパターニングしたシリコンスピン量子ビットを実証している。日立は、トヨタ、NEC、富士通、NTTなど100社を超える企業・団体が参加する量子技術による新産業創出協議会（Q-STAR）のメンバーでもある。
約620億円（約3億7900万ドル、1ドル＝164円換算の概算）を投じて整備された産総研のG-QuAT施設は、この国家戦略におけるハードウェアの中核拠点となっている。日立とインテルによるシリコンスピンプロジェクトが加わる前から、ABCI-Qハイブリッドインフラの一部として導入された、日本初の商用光量子コンピュータであるOptQCの「MoQuren」システムをホストしていた。Intel 18A上のシリコンスピンハードウェアが追加されれば、産総研G-QuATは、単一の研究用クラウドプラットフォームを通じて複数種類の量子ビットアーキテクチャにアクセスできる、世界でも数少ない拠点の1つとなる。
日立のCTOである鮫島茂稔氏は、このプロジェクトを同社のLumadaデジタルサービス戦略と結びつけ、「日立は量子コンピュータを、計算そのものの限界を突破し、将来の社会インフラや産業システムを支えることができる戦略的技術と位置づけている」と述べた。The Quantum Insiderの報道によると、インテル株式会社の大野誠社長は、協業の目的を製造段階への移行に置き、この取り組みは「シリコン量子コンピューティングを研究実証から拡張可能な産業応用へ移行させるために必要な、基盤となるチップ設計、製造、パッケージング技術」を確立するものだと説明した。
2027年度に計画されているクラウドサービスは、こうした移行が進んでいるかどうかを外部の研究者が初めて検証する機会となる。Intel 18Aが量子チップ製造基盤としてどのように機能するかを調べるとともに、商用半導体ファウンドリが、日本、インテル、日立の想定するスケジュールで量子ハードウェア工場になれるかどうかを試す場になる。
■注目ポイントQ&A
●シリコンスピン量子ビットはどのように機能し、なぜCMOSファブとの製造互換性が重要なのですか？
シリコンスピン量子ビットは、量子ドットと呼ばれるシリコンのナノスケール領域に閉じ込められた、単一電子のスピン状態に量子情報を保存します。量子ドットは電圧制御ゲート電極によって形成されます。電子はスピン上向き、スピン下向き、またはその両方の量子重ね合わせ状態をとることができます。論理ゲートは、マイクロ波パルスと、隣接する電子間の交換相互作用を使って実行します。ファブとの互換性が重要なのは、シリコン量子ドットの製造に必要なリソグラフィ装置、材料、プロセスフローが、商用の300mmチップ工場にすでに大規模に導入されているためです。他の主要な量子ビット技術には、これと同じ製造基盤がありません。超伝導量子ビットは商用ラインには通常ないニオブ成膜装置を必要とし、トラップイオン方式はまったく異なる製造インフラを必要とします。シリコンスピン量子ビットは原理上、まったく新しい生産施設を建設するのではなく、既存の産業基盤を利用して規模を拡大できる唯一の量子ビット方式です。
●プロセスデザインキット（PDK）とは何ですか。なぜIntel 18A向け量子PDKが重要なのですか？
プロセスデザインキット（PDK）は、製造ルール、デバイスモデル、レイアウト上の制約をまとめたもので、チップ設計者が標準的な電子設計自動化（EDA）ソフトウェアを使い、特定のファブの製造プロセスに適合する回路を設計できるようにします。PDKがない場合、ファブ向けのチップを設計するには、プロセスエンジニアと案件ごとに調整する必要があります。SkyWaterが2020年に130nmのPDKを公開したことで、世界の大学研究グループや小規模企業は、独自のファウンドリとの関係を持たなくても、実際のシリコンチップを設計・製造できるようになりました。これにより、チップ設計は限られた組織だけが行う活動から、より開かれたエンジニアリング分野へと変化しました。Intel 18A向けのシリコン量子PDKが実現すれば、量子チップ設計でも同様の変化が起こる可能性があります。標準的なEDAツールを持つエンジニアリングチームが、日立とインテルのプロセス技術を利用し、産業規模で製造可能なシリコンスピン量子ハードウェアを設計できるようになります。現在、先端ノードの量子プロセス向けに同等のツールは存在しません。
●このプロジェクトのロードマップは、世界の他のシリコンスピン量子ビット開発と比べてどうですか？
産業規模でのシリコンスピン量子ビット製造という同じ目標に向けて、複数の取り組みが並行して進められています。IBMが2026年7月23日に発表したHRL Laboratoriesの買収により、IBMはシリコンスピン量子ビットの専門技術を獲得し、ニューヨーク州アルバニーにある同社のAnderon量子ウェハーファウンドリで活用する計画です。HRL LaboratoriesはBoeingとGeneral Motorsによる研究機関です。フランスでは、QuoblyがSTMicroelectronicsの商用FD-SOIプロセスラインでシリコンスピン量子ビットを製造しており、2026年後半にOVHcloudを通じてクラウドアクセスを提供する計画です。ベルギーでは、imecが2026年4月、25のパートナーとともに、300mm CMOS製造ラインを使うSPINS半導体スピン量子ビット・パイロットラインを立ち上げました。日立・インテル・産総研プロジェクトの特徴は、1.8nmクラスの先端プロセスノードであるIntel 18Aを利用し、共有可能なPDKの開発を計画していることです。独自の社内技術を構築するだけでなく、量子チップ製造の標準を確立しようとする試みと位置づけられます。
●研究者や企業はいつ利用できるようになりますか？
産総研のG-QuATを通じた実験段階のシリコン量子ハードウェアへのクラウドアクセスは、2027年度、遅くとも2028年3月までの開始を目標としています。このアクセスは研究および実験用のワークロードを対象とし、汎用コンピューティング向けではありません。量子誤り訂正符号を実装する100量子ビットの試作機は2028年度、1000量子ビットのプラットフォームは2030年度を目標としています。マシンが自らの誤りを確実に訂正し、商業的に有用なアルゴリズムを実行できるフォールトトレラント量子コンピューティングには、100万個程度の物理量子ビットが必要になると予想されています。このプロジェクトのマイルストーンはいずれもその水準には達しておらず、そこへ至る製造技術上の中間的な成果です。
元記事: Silicon Spin Qubits Get Foundry Path: Hitachi Banks on Intel 18A Process